专利名称：半导体装置的制作方法
技术领域：
本发明涉及一种在半导体晶片上制作集成电路期间介电层的形成，特别 涉及一种适用于先进内连线的超低介电常数介电膜层的形成。
背景技术：
随着半导体装置密度增加，使电阻电容时间延迟(RC delay)对于电路 性能的影响逐渐增加。为了降低RC延迟效应，而将传统介电材料改为低介 电常数(low-k)介电材料，其介电常数低于二氧化硅(Si02)或4，以防止 位于不同层位的金属之间发生串音(cross-talk)并减少装置电源消耗。低介 电常数介电材料也包括一种超低介电常数(ELK)介电材料，其介电常数低 于2.5。现行的ELK介电材料之一为多孔性low-k材料，其对于次微米 (sub-micron)技术或甚至是65纳米(nm) 、 45纳米或以下的技术的内层 金属介电(inter-metal dielectric, IMD)层及内层介电(interlayer dielectric, ILD) 层特别有帮助。多孔性low-k介电材料是通过旋涂(spin-on)及化学气相沉 积(chemical vapor deposition, CVD)形成的或是通过自组装(self-assembly) 工艺形成的，通常需要在沉积工艺之后进行一道烘烤(curing)工艺。多孔 性low-k介电材料可在短时间或较低温度下进行紫外光烘烤(UV curing)以 取代热烘烤或等离子体处理，无需进行前炉管烘烤(prior fUrnace curing)因 而降低总热预算，同时维持或降低介电常数。然而，在UV烘烤期间，多孔 性low-k介电层(g卩，掺杂起孔洞剂(porogen)的SiCO膜层)只吸收约40% 的UV光，60。/。的UV光穿透下方膜层。此导致UV烘烤效率降低而需要更 长的烘烤时间及较低的每小时晶片产出量(wafer per hour, WPH) 。 UV穿透 的问题也会降低下方膜层的附着性(即，蚀刻终止层与铜内连线之间的附着 性)，而可能需要对ELK介电层及前段工艺(front-end of the line, FEOL)装 置进行额外的烘烤工艺。
因此，有必要在集成电路制造技术中发展一种制造技术用以形成多孔性low-k介电层，其改善UV烘烤效率且排除UV穿透的问题。
发明内容
有鉴于此，本发明的目的在于提供一种应用于先进内连线的内层金属介 电层的超低介电常数介电膜层。超低介电常数介电膜层包括在相同UV光波
长测量下具有不同折射率的双膜层，以防止后续uv烘烤期间uv光穿透至 下方膜层，进而提高uv烘烤效率并节省uv光的使用。
在一实施方式中，本发明提供一种半导体装置，包括 一半导体衬底， 形成于该半导体衬底上的一第一介电层，介电常数不大于2.5，以及形成于 半导体衬底与第一介电层之间的一第二介电层，介电常数不大于2.5。第一 介电层对于一既定波长下的紫外光具有一第一折射率，第二介电层对于该既 定波长下的紫外光具有一第二折射率，且第一折射率大于第二折射率。
在另一实施方式中，本发明提供一种半导体装置，包括具有一导电区 形成于内的一半导体衬底、形成于半导体衬底上的一蚀刻终止层、形成于蚀 刻终止层上且介电常数不大于2.5的一第一ELK介电层、形成于蚀刻终止层 与第一 ELK介电层之间且介电常数不大于2.5的一第二 ELK介电层、以及 形成于第一 ELK介电层及第二 ELK介电层内且电性连接至该半导体衬底内 的导电区的一双镶嵌结构。第一ELK介电层对于一既定波长下的紫外光具有 一第一折射率，第二 ELK介电层对于该既定波长下的紫外光具有一第二折射 率，且第一折射率大于第二折射率。
在另一实施方式中，本发明提供一种半导体装置，包括具有一导电区 形成于内的一半导体衬底、形成于半导体衬底上的一蚀刻终止层、形成于蚀 刻终止层上且介电常数不大于2.5的一 ELK介电层、形成于蚀刻终止层与 ELK介电层之间的一气隙、以及形成于ELK介电层及气隙内且电性连接至 导电区的一双镶嵌结构。ELK介电层的折射率大于l.O。
综上所述，本发明提供一种应用于先进内连线的内层金属介电层的超低 介电常数介电膜层。超低介电常数介电膜层包括在相同UV光波长测量下具 有不同折射率的双膜层，以防止后续UV烘烤期间UV光穿透至下方膜层， 进而提高UV烘烤效率并节省UV光的使用。
图1至图3绘示出一种多层位半导体装置的集成电路制造剖面示意以及
图4绘示出另 一实施例的用于先进内连线的一种ELK介电膜层剖面示意图。
其中，附图标记说明如下 10 半导体衬底 12~导电区 14 蚀刻终止层 16 下层ELK介电层 18~上层ELK介电层 20~ ELK介电层结构 22~反射器 24 双镶嵌结构 26 TEOS氧化层26 9 c: 临界角度
具体实施例方式
本发明优选的实施例提供一新的ELK介电膜层结构，其适用于次微米 技术(即，65纳米、45纳米、及32纳米或以下的技术)的后段工艺(back-end ofline，BEOL)或前段工艺(FEOL)内连线所使用的IMD层或ILD层。在 本文中，"ELK"意谓介电常数约为2.5或低于2.5以下，其包括"多孔性low-k" 材料，其为介电常数约为2.0或低于2.0以下的介电材料。ELK介电膜层有 助于与具有互连多孔(interco皿ectingporous)结构且介电常数低于2.5的氧 化硅基low-k介电材料一同使用。
以下配合
本发明的实施例。附图与对应的说明部分使用相同的 标记。在附图中，为了清晰及便利性而采用较夸大的外型及厚度。本文将特 别针对部件的形成或根据本发明的装置作说明。而未绘示或叙述的部件可由 公知技术中得知。另外，当一膜层位于另一膜层上或位于一衬底的"上"时， 意谓直接位于其它膜层或衬底上或是其间可能存在其它膜层。图1至图3绘示出一实施例的多层位半导体装置的集成电路制造剖面示意图。
请参照图1，通过公知的微电子集成电路制造技术在一半导体衬底10内 形成一导电区12。随后在半导体衬底10上形成一蚀刻终止层14。接着，在 蚀刻终止层14上沉积一ELK介电层结构20，其包括具有不同折射率的上层 ELK介电层18及下层ELK介电层16。 一透明材料的折射率为一常数。在一 材料中，不同的波长下的折射结果不同，因此对于不同的光波长会产生不同 的值。"不同折射率"意谓对于在一既定波长的UV光下测量出两个折射率。
半导体衬底10是用于半导体集成电路制造的衬底，其内及/或上方形成 有集成电路。"半导体衬底"的定义为包括半导体材料的任何结构，例如具 有或不具有外延层的硅衬底、含有埋入式绝缘层的绝缘层上有硅
(silicon-on-insulator)衬底、或是具有硅锗层的衬底。此处"集成电路"所 指为具有多重个别电子元件的电子电路，例如晶体管、二极管、电阻、电容、 电感、其它有源式(active)或无源式(passive)装置。导电区12为一部分 的导电布线，具有一露出表面以进行平坦化工艺，例如化学机械研磨
(chemical mechanical polishing)。适合的导电区材料包括铜、铝、铜合金、 或其它导电材料，但不局限于此。铜内连线的层位可为半导体装置的第一层 或属于任何金属内连线层位。用于控制后续蚀刻工艺的终止点的蚀刻终止层 14沉积于上述的半导体衬底10上。举例而言，蚀刻终止层14可为氮化硅(例 如，SiN,Si3N4)或碳化硅(例如，SiC)并通过公知的CVD、低压化学气相 沉积(low pressure CVD， LPCVD)、等离子体增强化学气相沉积(plasma enhanced CVD, PECVD)、或高密度等离子体化学气相沉积(high density plasma CVD，HDPCVD)形成。
上层ELK介电层18的折射率(m)较佳为大于下层ELK介电层16的 折射率(n2)。在一实施例中，对于波长在600至700 nm，而较佳波长在677 nm下的紫外光，m的值大于或等于1.35。举例而言，上层ELK介电层18 为具有多孔结构的氧化硅基low-k材料层，可采用掺杂起孔洞剂的SiCO基 膜层，其通过使用等离子体CVD，例如PECVD，包括遥式化学气相沉积
(remote plasma CVD，RPCVD)或热化学气相沉积(thermal CVD)，'将孔洞洞产生材料(起孔洞剂)加入于掺杂碳的氧化物而形成。上层ELK介电层 18的沉积厚度较佳在50至2000埃(A)的范围，然而也可以是其它的厚度。 所属技术领域中的一般技术人员可知该厚度的范围为设计上的选择且会随 着装置关键尺寸的縮小以及工艺控制的改善而减小。
下层ELK介电层16的折射率(n2)较佳为小于上层ELK介电层18的 折射率(ni)。在一实施例中，对于波长在600至700 nm，而较佳波长在677 nm下的紫外光，ti2的值在1.0至1.35的范围。举例而言，折射率(n2)在 1.0至1.35的范围的下层ELK介电层16为具有多孔结构的氧化硅基low-k 材料层，可采用SiCO基膜层，其通过使用等离子体CVD，例如PECVD， 包括RPCVD或热化学气相沉积而形成。下层ELK介电层16与上层ELK 介电层18可通过原位(in-situ)或移位(ex-situ)沉积而形成。在另一实施 例中，折射率(n2)为l.O的下层ELK介电层16可为一气隙(airgap)并通 过热分解而形成。举例而言，沉积一可热分解的聚合物以作为一牺牲材料， 且在对嵌入于ELK介电层结构20中的内连线结构实施CMP之后进行UV 烘烤。因此，下层ELK介电层16与上层ELK介电层18是以移位沉积形成。 下层ELK介电层16较佳的沉积厚度在30至2500埃的范围，然而也可以是 其它的厚度。所属技术领域中的一般技术人员可知该厚度的范围为设计上的 选择且会随着装置关键尺寸的縮小以及工艺控制的改善而减小。
在完成包括具有不同折射率的上层ELK介电层18及下层ELK介电层 16的ELK介电层结构20时，在一反应室中实施UV烘烤。请参照图2，在 反应室中提供一反射器22，使UV光得以作适当的反射，而反射器20的角 度可调整，以获得均匀的照射。穿过上层ELK介电层18的UV光反射的方 向主要决定于司乃耳定律(Sndl， slaw)。司乃耳定律为i^sine产n2sine2， 其中m为上层ELK介电层18的折射率，ri2为下层ELK介电层16的折射率，
9j为上层ELK介电层18中的UV光与折射界面的法线之间的角度，92为 下层ELK介电层16中的UV光与折射界面的法线之间的角度。若入射角度
(即，e。大于或等于一临界角度(即，ec)，则UV光将会在上层ELK 介电层18内产生全内反射。全内反射的产生是依据9c二sin" (n2/ni)，其 中ni〉n2。因此，在本实施例中，当调整反射器22而使e,大于或等于e c 时，UV光将不会进入下层ELK介电层16，而是在上层ELK介电层18中作
8内反射。相较于传统上单一ELK介电层结构，根据本发明的具有不同折射率 的双层ELK介电层结构可防止UV光穿过位于下方的膜层，以节省约60% 的UV光，其有助于改善UV烘烤效率。
在ELK介电层结构20内形成一双镶嵌结构24，如图3所示。 一或多层 硬式掩模/底层抗反射层(bottom anti-reflectance coating, BARC)可形成于 ELK介电层结构20上方，其具有一适当厚度，以在后续的光刻图案化工艺 中将反射光减到最低。接着进行光刻及蚀刻工艺以形成一双镶嵌开口，其可 包括一下介层开口及一上沟槽开口。 一阻障层顺应沉积于双镶嵌开口，其包 括耐火金属、耐火金属氮化物、或硅化耐火金属氮化层。例如钽(Ta)、 钛(Ti)、钨(W)、氮化钜(TaN)、氮化钛(TiN)、氮化鸨(WN)、 氮硅化钽(TaSiN)、氮硅化钛(TiSiN)、及氮硅化钩(WSiN)。为了填 充双镶嵌开口而实施铜沉积工艺，例如通过沉积一铜种子层以进行电化学沉 积(electro-chemical deposition, ECD)，在进行铜电化学沉积之后，实施CMP 以去除多余的铜层、阻障层以及至少一部分的硬式掩模/BARC层而完成双镶 嵌结构24的制作。
虽然本发明以位于折射率约为2.0的蚀刻终止层14上方的ELK介电层 结构20作为范例说明，然而可以理解的是本发明所述的ELK介电层结构20 也可位于一折射率为n3的介电层上方，其中n3大于下层ELK介电层16的折 射率112。请参照图4，其绘示出另一实施例的集成电路制造中，将ELK介电 层结构20放置于一四乙基硅酸盐(tetraethyl orthosilicate， TEOS)氧化层26。 TEOS氧化层26的折射率约为1.46。
虽然本发明已以优选实施例揭示如上，然而其并非用以限定本发明，所 属技术领域中的一般技术人员，在不脱离本发明的精神和范围内，当可作更 动与修改，因此本发明的保护范围当视所附的权利要求书所界定的范围为 准。
权利要求
1. 一种半导体装置，包括一半导体衬底；一第一介电层，形成于该半导体衬底上，且介电常数不大于2.5；以及一第二介电层，形成于该半导体衬底与该第一介电层之间，且介电常数不大于2.5；其中该第一介电层对于一既定波长下的紫外光具有一第一折射率，该第二介电层对于该既定波长下的紫外光具有一第二折射率，且该第一折射率大于该第二折射率。
2. 如权利要求1所述的半导体装置，其中该第一折射率对于波长在600 至700纳米下的紫外光为大于或等于1.35。
3. 如权利要求1所述的半导体装置，其中该第二折射率对于波长在600 至700纳米下的紫外光为1.0至1.35的范围。
4. 如权利要求1所述的半导体装置，其中该第一介电层为多孔性SiCO 基介电材料。
5. 如权利要求1所述的半导体装置，其中该第二介电层为多孔性SiCO 基介电材料。
6. 如权利要求1所述的半导体装置，还包括一蚀刻终止层，设置于该第 二介电层与该半导体衬底之间。
7. 如权利要求6所述的半导体装置，还包括一四乙基硅酸盐氧化层，设 置于该第二介电层与该蚀刻终止层之间。
8. —种半导体装置，包括 一半导体衬底，包括形成于内的一导电区； 一蚀刻终止层，形成于该半导体衬底上；一第一介电层，形成于该蚀刻终止层上，且介电常数不大于2.5; 一第二介电层，形成于该蚀刻终止层与该第一介电层之间，且介电常数 不大于2.5;以及一双镶嵌结构，形成于该第一介电层及该第二介电层内，且电性连接至 该半导体衬底内的该导电区；其中该第一介电层对于一既定波长下的紫外光具有一第一折射率，该第二介电层对于该既定波长下的紫外光具有一第二折射率，且该第一折射率大于该第二折射率。
9. 如权利要求8所述的半导体装置，其中该第一介电层为多孔性SiCO基介电材料，且该第一折射率对于波长在600至700纳米下的紫外光为大于或等于1.35。
10. 如权利要求8所述的半导体装置，其中该第二介电层为多孔性SiCO基介电材料，且该第二折射率对于波长在600至700纳米下的紫外光为1.0至1.35的范围。
11. 如权利要求8所述的半导体装置，还包括一四乙基硅酸盐氧化层，设置于该第二介电层与该蚀刻终止层之间。
12. —种半导体装置，包括一半导体衬底，包括形成于内的一导电区；一蚀刻终止层，形成于该半导体衬底上；一介电层，形成于该蚀刻终止层上，且介电常数不大于2.5;一气隙，形成于该蚀刻终止层与该介电层之间；以及一双镶嵌结构，形成于该第一介电层及该气隙内，且电性连接至该半导体衬底内的该导电区；其中该介电层的折射率大于1.0。
13. 如权利要求12所述的半导体装置，其中该介电层为多孔性SiCO基介电材料，且其折射率对于波长在600至700纳米下的紫外光为大于或等于1.35。
14. 如权利要求12所述的半导体装置，还包括一四乙基硅酸盐氧化层，设置于该气隙与该蚀刻终止层之间。
全文摘要
本发明揭示一种半导体装置，适用于先进内连线的超低介电常数介电膜层结构，其包括具有不同折射率的一上层ELK介电层及一下层ELK介电层。上层ELK介电层的折射率大于下层ELK介电层的折射率。本发明提供一种应用于先进内连线的内层金属介电层的超低介电常数介电膜层。超低介电常数介电膜层包括在相同UV光波长测量下具有不同折射率的双膜层，以防止后续UV烘烤期间UV光穿透至下方膜层，进而提高UV烘烤效率并节省UV光的使用。
文档编号H01L23/532GK101477978SQ20081008624
公开日2009年7月8日 申请日期2008年3月24日 优先权日2008年1月2日
发明者林志隆, 林耕竹, 王冠程, 蔡方文, 郑双铭 申请人:台湾积体电路制造股份有限公司