集成电路、制造集成电路的方法、存储模块、计算系统的制作方法

专利名称：集成电路、制造集成电路的方法、存储模块、计算系统的制作方法
技术领域：
本发明的实施例大体涉及集成电路、制造集成电^各的方法、存 储模块、以及计算系统。
背景技术：
在传统的浮4册NAND闪存装置中，可以通过选择用于各种类 型存储器的选择线来设置用于共享位线结构中的埋置位线或源极/ 漏才及区的局部开关。例如，传统的局部开关结构通常显示出下列特 征
耗尽型晶体管通常由增强型晶体管形成。
这些一€尽型晶体管通常由注入到有源区中的源才及/漏才及型的额 外沟道离子注入制成。
注入晶体管通常具有较低的(即，负的)阈值电压Vt，但是仍 具有高的晶体管沟道阻抗。
这些耗尽型晶体管通常主要用作埋置位线的串联电阻。

发明内容
在各种实施例中，提供了一种集成电路，该集成电路包括多 个第一存储单元，其沿第一线布置；第一触点，连接至多个第一存 储单元；多个第二存储单元，沿第二线布置；第二触点，连接至多 个第二存储单元；以及多个开关元件，其中，两个相邻的开关元件 彼此连接，其中，两个相邻的开关元件中的第一开关元件连接至第 一触点，以及两个相邻的开关元件中的第二开关元件连接至第二触 点，以及其中，这两个相邻的开关元件是相同类型的开关元件。


附图中，在所有不同— 见图中相同的参考标号通常表示相同的部 件。这些附图不需要按比例绘制，而是通常将重点放在示出本发明 的原理。在以下描述中，参照附图描述本发明的各个实施例，其中
图1示出了使用根据本发明实施例的存储装置的计算系统；
图2示出了根据本发明实施例的开关结构的一部分的俯视图3示出了#4居本发明另一个实施例的开关结构的一部分的俯 视图4示出了根据本发明实施例的NAND闪存装置的一部分的 俯视图5示出了根据本发明实施例的NAND闪存装置的一部分在 其制造过程的第一阶革殳处沿图4的剖面线B-B'的截面图6示出了根据本发明实施例的NAND闪存装置的一部分在 其制造过程的第二阶革殳处沿图4的剖面线B-B'的截面图；图7示出了根据本发明实施例的图4的NAND闪存装置的一 部分在其制造过程的第三阶段处的俯视图8示出了根据本发明实施例的NAND闪存装置的一部分在 其制造过程的第四阶革史处沿图4的剖面线B-B'的截面图9示出了根据本发明实施例的NAND闪存装置的一部分在 其制造过禾呈的第四阶萃殳处沿图4的剖面线A-A'的截面图IO示出了根据本发明实施例的NAND闪存装置的一部分在 其制造过程的第五阶,殳处沿图4的剖面线B-B'的截面图11示出了才艮据本发明实施例的NAND闪存装置的一部分在 其制造过程的第五阶萃殳处沿图4的剖面线A-A'的截面图12示出了根据本发明实施例的图4的NAND闪存装置的一 部分在其制造过程的第六阶段处的俯视图13示出了4艮据本发明实施例的NAND闪存装置的一部分在 其制造过程的第七阶>^处沿图4的剖面线B-B'的截面图14示出了才艮据本发明实施例的NAND闪存装置的一部分在 其制造过程的第七阶段处沿图4的剖面线A-A'的截面图15示出了^^艮据本发明另一实施例的NAND闪存装置的一部 分在其制造过程的第一阶卓史处沿图4的剖面线B-B'的截面图16示出了才艮据本发明另一实施例的NAND闪存装置的一部 分在其制造过程的第二阶,殳处沿图4的剖面线B-B'的截面图；图17示出了才艮据本发明实施例的图4的NAND闪存装置的一 部分在其制造过程的第三阶段处的俯视图18示出了才艮据本发明实施例的NAND闪存装置的一部分在 其制造过程的第四阶^殳处沿图4的剖面线B-B'的截面图19示出了才艮据本发明实施例的NAND闪存装置的一部分在 其制造过程的第四阶革爻处沿图4的剖面线A-A'的截面图20示出了根据本发明又一实施例的NAND闪存装置的外部 区域和NAND闪存单元带区域(string area )的多个部分在其制造 过禾呈的第 一 阶^殳处的截面图21示出了根据本发明实施例的图4的NAND闪存装置的一 部分在其制造过程的第二阶段处的俯视图22示出了根据本发明另一实施例的NAND闪存装置的一部 分在其制造过程的第三阶^殳处沿图4的剖面线B-B'的截面图23示出了根据本发明实施例的NAND闪存装置的一部分在 其制造过程的第四阶革殳处沿图4的剖面线B-B'的截面图24示出了才艮据本发明实施例的NAND闪存装置的一部分在 其制造过禾呈的第四阶^殳处沿图4的剖面线A-A'的截面图25示出了根据本发明实施例的NAND闪存装置的一部分在 其制造过程的第五阶l殳处沿图4的剖面线A-A'的截面图26示出了根据本发明实施例的制造集成电路的方法；图27示出了根据本发另一实施例的NAND闪存装置的一部分 的^f府碎见图28示出了根据本发明实施例的NAND闪存装置的一部分沿 图27的剖面线A-A'的截面图29示出了4艮据本发明实施例的NAND闪存装置的一部分沿 图27的剖面线B-B'的截面图30示出了才艮据本发明实施例的NAND闪存装置的一部分沿 图27的剖面线C-C'的截面图31A和图31B示出了根据本发明实施例的NAND闪存装置 的一部分在其制造过程的第一阶,殳处沿图27的剖面线A-A'(图 31A)以及沿剖面线D-D'(图31B)的截面图32A和图32B示出了根据本发明实施例的NAND闪存装置 的一部分在其制造过程的第二阶段处沿图27的剖面线A-A'(图 32A)以及沿剖面线D-D'(图32B)的截面图33A和图33B示出了根据本发明实施例的NAND闪存装置 的一部分在其制造过程的第三阶,殳处沿图27的剖面线A-A'(图 33A)以及沿剖面线D-D'(图33B)的截面图34A和图34B示出了根据本发明实施例的NAND闪存装置 的一部分在其制造过程的第四阶段处沿图27的剖面线A-A'(图 34A)以及沿剖面线D-D'(图34B)的截面图35A和图35B示出了根据本发明实施例的NAND闪存装置 的一部分在其制造过程的第五阶^殳处沿图27的剖面线A-A'(图 35A)以及沿剖面线D-D'(图35B)的截面图；图36A和图36B示出了根据本发明实施例的NAND闪存装置 的一部分在其制造过程的第六阶段处沿图27的剖面线A-A'(图 36A)以及沿剖面线D-D'(图36B)的截面图37A和图37B示出了根据本发明实施例的NAND闪存装置 的一部分在其制造过程的第七阶,殳处沿图27的剖面线A-A'(图 37A)以及沿剖面线D-D'(图37B)的截面图37C和图37D示出了根据本发明可选实施例的NAND闪存 装置的一部分在其制造过程的第七阶段处沿图27的剖面线A-A'(图 37C)以及沿剖面线D-D'(图37D)的截面图38A和图38B示出了根据本发明实施例的NAND闪存装置 的一部分在其制造过程的第八阶,殳处沿图27的剖面线A-A'(图 38A)以及沿剖面线D-D'(图38B)的截面图39A和图39B示出了根据本发明实施例的NAND闪存装置 的一部分在其制造过程的第九阶段处沿图27的剖面线A-A'(图 39A)以及沿剖面线D-D'(图39B)的截面图40示出了4艮据本发明另一实施例的NAND闪存装置的一部 分的俯一见图41示出了根据本发明实施例的NAND闪存装置的一部分 沿图40的剖面线C-C'的截面图42示出了根据本发明又一实施例的NAND闪存装置的一部 分的俯一见图43示出了根据本发明实施例的NAND闪存装置的一部分 沿图42的剖面线C-C'的截面图；图44A和图44B示出了根据本发明实施例的NAND闪存装置 的一部分在其制造过程的第一阶,殳处沿图42的剖面线C-C'(图 44A)以及沿剖面线D-D'(图44B)的截面图45A和图45B示出了根据本发明实施例的NAND闪存装置 的一部分在其制造过程的第二阶^殳处沿图42的剖面线C-C'(图 45A)以及沿剖面线D-D'(图45B)的截面图46A和图46B示出了根据本发明实施例的NAND闪存装置 的一部分在其制造过程的第三阶羊殳处沿图42的剖面线C-C'(图 46A)以及沿剖面线D-D'(图46B)的截面图47A和图47B示出了根据本发明实施例的NAND闪存装置 的一部分在其制造过程的第四阶4殳处沿图42的剖面线C-C'(图 47A)以及沿剖面线D-D'(图47B)的截面图48A和图48B示出了根据本发明实施例的NAND闪存装置 的一部分在其制造过程的第五阶革殳处沿图42的剖面线C-C'(图 48A)以及沿剖面线D-D'(图48B)的截面图49A和图49B示出了根椐本发明实施例的NAND闪存装置 的一部分在其制造过程的第六阶^殳处沿图42的剖面线C-C'(图 49A)以及沿剖面线D-D'(图49B)的截面图50A和图50B示出了根据本发明实施例的NAND闪存装置 的一部分在其制造过程的第七阶,殳处沿图42的剖面线C-C'(图 50A)以及沿剖面线D-D'(图50B)的截面图；图51A和图51B示出了根据本发明实施例的NAND闪存装置 的一部分在其制造过程的第八阶^度处沿图42的剖面线C-C'(图 51A)以及沿剖面线D-D'(图51B)的截面图52A和图52B示出了根据本发明实施例的NAND闪存装置 的一部分在其制造过程的第九阶段处沿图42的剖面线C-C'(图 52A)以及沿剖面线D-D'(图52B)的截面图53A和图53B示出了才艮据本发明又一实施例的NAND闪存 装置的一部分沿图27的剖面线A-A'(图53A)以及沿剖面线D-D' (图53B)的截面图54示出了根据本发明另一实施例的NAND闪存装置的一 部分沿图27的剖面线A-A'的截面图55示出了根据本发明另一实施例的NAND闪存装置的一 部分沿图27的剖面线B-B'的截面图56示出了根据本发明另一实施例的NAND闪存装置的一 部分沿图27的剖面线C-C'的截面图57示出了根据本发明另一实施例的NAND闪存装置的一 部分沿图42的剖面线C-C'的截面图58示出了根据本发明另一实施例的NAND闪存装置的一 部分沿图42的剖面线C-C'的截面图59示出了根据本发明另一实施例的开关结构的一部分的俯 视图；图60示出了根据本发明实施例的NAND闪存装置的一部分 的俯—见图61A至图61F示出了根据本发明实施例的NAND闪存装置 的位线接触部在其制造过程的不同阶段处的俯视图62示出了根据本发明实施例的NAND闪存装置的位线接 触部在其制造过禾呈的第一阶,殳处沿图60的剖面线A-A'的截面图63示出了根据本发明实施例的NAND闪存装置的位线接 触部在其制造过禾呈的第二阶^殳处沿图60的剖面线A-A'的截面图64示出了根据本发明实施例的NAND闪存装置的位线接 触部在其制造过禾呈的第三阶,殳处沿图60的剖面线A-A'的截面图65示出了根据本发明实施例的NAND闪存装置的位线接 触部在其制造过程的第四阶段处沿图60的剖面线A-A'的截面图66A和图66B示出了根据本发明实施例的存储模块(图 66A)和可堆叠存储模块(图66B )。
具体实施例方式
本文中使用的术语连接(connect)和耦合(couple)旨在分别 包括直接和间接的连接和耦合。
图1示出了使用由将在下面更描述的根据本发明实施例的多个 存4诸单元构成的存储装置的示例性计算系统100。该计算系统100 包括存储装置102,其可以利用具有根据本发明实施例的多个存储 单元的存储单元。计算系统100还包括处理器104,以及诸如小键 盘106、显示器108、和无线通4言装置110的一个或多个输入/l命出装置。存储装置102、处理器104、小键盘106、显示器108和无线 通信装置110可以通过总线112互连。例如，该计算系统100可以
是诸如个人计算机或工作站的通用计算机。在本发明的一个实施例 中，计算系统100可以是凄t码相才几、录像才几(例如，；兹带录傳4几或 DVD录傳4几)、移动无线电通信装置(例如，移动电话、车载4空制 装置等)。通常，计算系统100可以是包括处理器(可以由硬接线 逻辑电路或诸如微处理器的可编程处理器来实现)和将在下面更描 述的多个存储单元的任意类型的计算装置。
无线通^f言装置110可以包4舌用于通过蜂窝式电话网络、WiFi 无线网络、或其他无线通信网络来发送和*接收传输的电路(未示 出)。应该理解，图1中示出的各种输入/输出装置4义是示例性的， 其中，计算系统100可^^皮配置为蜂窝式电话或其他无线通信装置。 包括根据本发明实施例的多个存储单元的存储装置可以广泛地用 于各种系统中。可选的系统设计可以包括不同的输入/输出装置、多 个处理器、可选的总线配置、以及多种其j也配置。
计算系统IOO可以进一步包括电源电路(未示出)和诸如小型 架构卡的可拆卸非易失性存储装置。
才艮据本发明不同实施例的存々者单元可以包括多个易失'性存4诸 单元和/或多个非易失性存储单元。根据本发明不同实施例的存储单 元可以进一步包括多个"多位"存储单元和/或多个"多层，，存储单 元。
"非易失性存储单元"可以被理解为即使其未被启动也存储数 据的存储单元。在本发明的一个实施例中，例如，如果到存4诸单元 的内容的电流路径无效，则存储单元可以被理解为未启动。在另一 个实施例中，例如，如果电源无效，则存储单元可以被理解为未启 动。此外，可以定期刷新存储的数据，该刷新不是如"易失性存储单元，，的非常短的几皮秒或纳秒或毫秒，而是在几小时、几天、几 周或几个月的范围内。
例如，本文中所使用的术语"多位"旨在包括被配置为通过空 间分离的电荷存储区域来存储多个位，从而表示多个逻辑状态的存 々者单元。
此外，本文中所使用的术语"多层"存储单元旨在包括被配置 为通过根据存储在存储单元中的电荷量来显示多个可识别阈值电 压来存储多个位或数据，从而表示多个逻辑状态的存储单元。
在各种实施例中，可以提供不同类型的存储单元，诸如从由以
下存^f诸单元组成的存々者单元组中选4奪的存々者单元
电荷储存存储单元(例如，浮栅存储单元)或电荷捕获存^f诸单
元；
电阻式存储单元(例如，相变随机存取存储(PCRAM )单元)、 传导桥随机存取存储(CBRAM)单元、磁电阻式随机存取存储 (MRAM)单元、有机随机存取存储(ORAM)单元。
在本发明的一个实施例中，这些存储单元可以是例如具有一个 或多个控制4册的fin存储单元(例如，fin场效应晶体管存储单元) 的平面存储单元。作为实例，晶体管型存储单元可以是多栅极场效 应晶体管(MuGFET)或完包围栅4及场效应晶体管。
在本发明的一个实施例中，每个电荷捕获存储单元都包4舌电荷 捕获层结构。电荷捕获层结构包括介电层堆叠，该介电层堆叠包括 一个或至少两个相互堆叠形成的介电层，其中，载荷子可以^^乾获 到至少两个介电层中的至少一个中。作为实例，电荷捕获层结构包一种或
多种材料构成的电荷捕获层氧化铝(A1203 ),氧化钇(Y203 ), 氧化铪(Hf02)，氧化镧(La。2)，氧化锆(Zr。2)，非晶硅(a-Si), 氧化钽(丁3205 )，氧化钬(TiCb)，和/或铝酸盐。铝酸盐的一个实 例是成分铝、锆和氧的合金(AlZrO )。在本发明的一个实施例中， 电荷捕获层结构包括介电层堆叠，该介电层堆叠包括相互堆叠形成 的三个介电层，例如，第一氧化物层(例如，氧化石圭)、在第一氧 化层上作为电荷捕获层的氮化物层(例如，氮化,圭)、以及在氮化 物层上的第二氧化物层(例如，氧化硅或氧化铝)。这种类型的介 电层堆叠还^皮称作ONO层堆叠。在本发明的可选实施例中，电荷 捕获层结构包括两个、四个、甚至更多的相互堆叠形成的介电层。
如上所述，计算系统100可以包括诸如NAND闪存单元装置 的非易失性存储单元装置。
为了能够4夸NAND阵列进一步缩小至50 nm半间3巨以下，以
提高计算系统100的存储单元装置的性能，根据本发明实施例冲是供
了用于布置的共享位线方法。如下所述，在本发明的实施例中还提
供了适于阵列间距并将信号从4F (其中，F表示所使用的制造工艺
的最小特征尺寸)切换至2F间距的局部开关。所-使用的制造工艺
的最小特征尺寸是所使用的制造工艺的预定特征尺寸的 一个实例。
下面将描述集成这些开关以及提高除位线4妄触部的间距较大之外 的其晶体管性能的工艺。
在传统的浮4册NAND闪存装置中，可以通过为各种类型存^f诸 器选择线来设置用于埋置位线或共享位线结构中的源极/漏4及区的 本地开关。例如，传统的本地开关结构通常显示下列特性
耗尽型晶体管通常由增强型晶体管形成。
32这些耗尽型晶体管通常由注入到有源区的源极/漏极型附加沟 道离子注入构成。
注入的晶体管通常具有4交^f氐的(即，负的)阈值电压VJ旦仍具
有高的晶体管沟道电阻。
这些库毛尽型晶体管通常主要用于埋置位线的串联电阻。
图2示出了根据本发明实施例的包括开关结构200 (例如，本 地开关结构200)的集成电路的俯视图。
开关结构200包括分别连接至多个存储单元(图2中未示出) 的多个相邻的导电线202。例4口，这些存l诸单元可以是如下所述的 4壬意类型。这些导电线202可以是^f立线，例如，埋置位线。
如图2所示，开关结构200进一步包括多条用于选^奪相应导电 线202的选择线。在本发明的实施例中，将两条选择线(例如，第 一选择线204和第二选择线206)设置为与多条导电线202中的所 有导电线相交。
开关结构200还可以进一步包括多个接触部208,其中，每个 接触部208都被提供用于使两条相应的导电线202与另 一导电结构 (例如，金属导电结构)电接触，该另一导电结构设置在集成电路 中开关结构200之上或之下的另一制造平面(例如，金属化平面) 中。
开关结构200还可以包4舌多个开关元件，这些开关元件安4非在 各导电线202和各选择线204、 206的每个交叉点处。在本发明的 实施例中，这些开关元件可以是不同类型，例如，常闭开关元^f牛210 或常开开关元件212。在本发明的一个实施例中，开关元件210、212可被实现为诸如场效应管的晶体管(例如，诸如互补金属氧化 物半导体(CMOS)场效应晶体管的金属氧化物半导体(MOS)场 效应晶体管)。在本发明的一个实施例中，常闭开关元件210可以 由具有小于0 V的阈值电压(Vt) ( Vt<0 V)的场效应晶体管实现， 以及常开开关元件212可以由具有大于0 V的阈值电压(Vt) ( Vt> 0 V)的场效应晶体管实现。在本发明的一个实施例中，常闭开关 元件210可以由以掺杂原子重度掺杂从而在各交叉点下的半导体本 体结构中形成导电线结构的半导体本体结构形成。
在本发明的一个实施例中，开关结构200中的至少两个对应邻 近的开关元件为相同类型。在本发明的一个实施例中，开关结构200
的一个实施例中，在沿各选择线204、 206的至少两个常开开关元 寸牛212的两侧，i殳置有至少两个常闭开关元4牛210。至少两个常开 开关元件212 ^皮布置为沿各选4奪线204、 206相邻于每组常开开关 元件212以将其分隔开。在本发明的一个实施例中，至少一些相同 类型的相邻开关元件彼此连接。在本发明的一个实施例中，各相邻 开关元件的金属导电结构可以彼此电连接(例如，通过电阻耦合)。 常闭开关元件212的(例如，横向)电连接(在沿各选择线的电流 方向中)在图2中以连接框214来表示。为了与除各其他选择线之 外的各导电线202连接，提供了其他类型的开关元件。在本发明的 一个实施例中，两个相邻的电连4妾的常开开关元件212通过第 一选 择线204连接，并且为通过第二选择线206连接的在垂直方向上(见 图2)相邻的开关元件，提供了两个常闭晶体管。从而，对每两条 相邻的导电线202都可以提供二乘二局部开关矩阵(开关矩阵是开 关领域的一个实例)。
在本发明的一个实施例中，第一组多个开关元件包括彼此连接 的多个(例如，两个)相邻开关元件，其中，相邻开关元件的第一开关元件连接至第 一存储单元的第 一接触部，以及相邻开关元件的 第二开关元件连接至第二存储单元的第二接触部。第 一开关元件和 第二开关元件可以是第一类开关元件(例如，常开开关元件)。此
外，第三组多个开关元件包括;波此连接的多个(例如，两个)相邻 开关元件，其中，相邻开关元件的第五开关元件连接至第五存储单 元的第五4妄触部，以及相邻开关元件的第六开关元件连^妄至第六存 储单元的第六接触部。第五开关元件和第六开关元件可以是第一类 开关元件(例如，常开开关元件)。第二组多个开关元件可以布置 在第一组多个开关元件和第三组多个开关元件之间，其中，多个(例 如，两个)相邻开关元件;波此连4妻，其中，相邻开关元件的第三开 关元件连接至第三存储单元的第三接触部，以及两个相邻开关元件 的第四开关元件连接至第四存4诸单元的第四4妄触部，其中，第三开 关元件和第四开关元件是不同于第一类开关元件的第二类开关元 件(例如，常闭开关元件)。
换言之，沿着各选择线，交替设置多个开关元件的组，其中， 多个开关元件的每个组中的开关元件均为相同类型，且其中，多个 开关元件的相邻组中的开关元件为不同类型。
由于多个相邻开关元件可以」波此连4妾并且可以形成4交宽的外 形尺寸，因此可以看出这种布置的一个效果在于增加了开关元件的 间距。此外，减少了相邻开关元件的耦合电容。在对应两个常开开 关元件为相同类型并且彼此连接的本发明实施例中，间距可以增加 两倍。
图3示出了4艮据本发明另 一实施例的包括开关结构300的集成 电^各的俯^L图。
除了在图2的开关结构200中设置的元件外，图3的开关结构 300还包括至少一个附加选择线(在可选实施例中，可以提供多条(例3口，两条、三条、四条、五条、...)附4牛选择线)，例4。第三
选择线302。
在该实施例中，沿各条选择线，相对于所有其他类型的情况下 的其他开关元件组，提供相同类型的两个开关元件的各个组。在本 发明的一个实施例中，两个常开开关元件212 i殳置有第一选择线 204,而沿第一选择线204在两个常开开关元件212两侧紧邻着两 个常开开关元件212 i殳置四个常闭开关元件210。从而，在本发明 的一个实施例中，^吏两个相邻的电连4妾的常开开关元件212通过第 一选择线204连接，并且在相邻开关元件通过第二选择线206和第 三选择线302连接的垂直方向上(见图3 ),分别提供了两个常闭晶 体管210。.沿选才奪线204、 206、 302布置连4妾至相同4妾触4卩208的 常开晶体管212,以在选择线204、 206、 302中的每一条上都只设 置一个常开晶体管212。此外，设置附加接触部216以使其接触位 于对应导电线202与第二选4奪线206的交点下的常开开关元件212。 乂人而，对于三条相邻的导电线202可以提供三乘三的局部开关矩阵。
图4示出了根据本发明实施例的NAND闪存装置400的一部 分的俯4见图(例如，以基本布置图的形式)。
在本发明的一个实施例中，尽管在本发明的可选实施例中可以 提供诸如电荷捕获NAND闪存装置(包括电荷捕获存储单元)的其 他类型的NAND闪存装置400,但是NAND闪存装置400是浮栅 NAND闪存装置400 (包括浮栅存储单元)。
如图4所示，浮栅NAND闪存装置400包括在通常以氧化 净勿》真充的S丁l P鬲离418、 420、 422、 424、 426、 428、 430之间的直 的有源区的多个NAND存储单元带(string ) 402、 404、 406、 408、 410、 412、 414、 416;以及多条字线和选4奪4册才及，遍布该有源区并 以诸如金属氧化物半导体(MOS)晶体管的晶体管的形式、例如场效应管的形式来形成各存储单元和选择栅极。在图4中，字线被标 记为WLn432、 WLn" 434、 WU-2436、 WU-3 438、.…。每个NAND 存储单元带402、 404、 406、 408、 410、 412、 414、 416都包括多 个源漏串联连接的浮栅存储单元。源漏串联连接的浮栅存储单元的 串联连4妄通过所谓的埋置位线或源才及/漏4及区(例如，重度掺杂的；圭 区)来提供。
为了控制每个NAND存储单元带402、 404、 406、 408、 410、 412、 414、 416的存储单元(例如，为了执行诸如编程操作或4察除 操作的写操作、以及读操作)，设置了各位线接触部440、 442、 444、 446，其中，为多个NAND存1渚单元带402、 404、 406、 408、 410、 412、 414、 416中的多个NAND存储单元带(例如，为两个相邻的 NAND存^f诸单元带)^是供一个^f立线4妄触部。在本发明的一个实施例 中，在位线才妄触部440 、 442 、 444 、 446之间的位线4姿触间距为4F (即，所使用的各制造工艺的最小特征尺寸的四倍)。
jt匕夕卜，在4立纟戋4妻触吾卩440、 442、 444、 446和多条字纟戋WLn 432、 WLn—434、 WU-2 436、 WLn—3 438、...中的第一字线WLn 432之间 i殳置位线选择线(未示出)。相对于多条字线WLn432、 WL^ 434、 WLn-2 436、 WLn.3 438、...，与位线选4奪线相对地^是供源极选4奪线(未 示出)。紧邻源极选择线，可以提供连接至固定基准电位(例如， 地电位)的源极线(未示出)。
此外，浮栅NAND闪存装置400包括多个开关元件，例如， 如上参照图2描述的开关元件；以及多条开关元件选择线(例如， 位线选择线)，例如，第一开关元件选择线448和第二开关元件选 择线450。多个开关元件包括多个常开开关元件，其也被称作选择 开关(侈寸^口，以肯fe句多打开NAND存卡者单元带402、 404、 406、 408、 410、 412、 414、 416的相邻存储单元带的沟道的增强型晶体管对的 形式)。才奐言之，在一个实施例中，沿各开关元件选择线448、 450
37彼此紧邻地设置两个选择开关，从而能够对各NAND存储单元带进 4亍寻址。此外，电连4妻至一对选4奪开关的相应第一开关元件选择线 448电连4妄至位线4妄触部440、 442、 444、 446中的第一位线4妄触部， 以及电连接至该选4奪开关对的相应第二开关元件选择线450电连4妄 至位线4妄触部440、 442、 444、 446中的第二^f立线4妄触部，其中， 第一<立线4妄触部和第二^[立线*接触部;^皮此电隔离。因此，示例'l"生;也， 相对于包括彼此电连接的相应第一选择开关(例如，包括第一常开 晶体管)和第二选择开关(例如，包括第二常开晶体管)的选择开 关对，每个位线接触部横向变位或移动一个存储单元带。在图4中， 每个选4奪开关对都以参考标号452来表示。
在本发明的一个实施例中，第一开关元件选择线448和第二开 关元件选择线450是使开关(即分配给各开关元件选择线448、 450 的各个选择开关对)的线互连的金属选择线。
根据本发明的实施例，字线下的晶体管被配置为每个存储单元 可存储一个或多个位的存储单元。通过接触/人这些位线来寻址这些 存储单元带。经由源极选择线通过共源极线将这些存储单元带连接 在一起。单个的选择栅极线用作局部开关，使特定位线与对应的 NAND存储单元带相连接。
图5示出了根据本发明实施例的NAND闪存装置的一部分在 制造NAND闪存装置的第 一 方法的第 一 阶段处沿图4的剖面线B -B' 的截面图500。
如下将要详细描述，该工艺以形成所谓的隧道(tunnel)介电 层504、浮4册材料层、以及石更膜组合物的层堆叠开始。
首先，提供衬底502。衬底502可以是晶片衬底502。尽管在 本发明的另一实施例中，可以使用其他适合的材料(例如，聚合物)，但晶片衬底502可以由半导体材料制成。在本发明的一个实施例中， 晶片衬底502由(掺杂的或未掺杂的)硅制成，在本发明的可选实 施例中，晶片衬底502是硅绝缘体(SOI)晶片。作为替换，任何 其他适当的半导体材料均可用于晶片衬底502 ，例如，诸如砷4b镓 (GaAs)、磷化铟(InP)的半导体化合物材料，还可以使用诸如铟 镓砷(InGaAs)的任何适当三元化合物半导体材料或四元化合物半 导体材料。
然后，通过例如化学汽相沉积(CVD)工艺或物理汽相;冗积 (PVD)工艺或者通过热氧化工艺在衬底502的上表面上或上方生 成或;冗积隧道介电层504。隧道介电层504可以具有至少6 nm (例 如，6 nm至12 nm或更大)的层厚度。在特定实施例中，隧道介电 层504可以由ONO三重介电层堆叠形成，例如更具体地，由i者如 氧化硅(Si02)、无捕获能力(trapless)的氮化物、硅酸铪、氧化 铝(A1203)、铝酸盐(例如，AlHfOx)的基本"无捕获能力"的材 料形成；或者由像Si02/Si3N4/Si02的双层或三层堆叠形成。
然后，浮栅材料层被设置用于形成将形成的浮栅晶体管的浮栅 区506。通常，任何适当的导电材料都可以用于浮4册材料层。在本 发明的 一个实施例中，下列材料中的 一种或多种可用于浮4册材料 层多晶硅、TaN、 W、 WN、 TiN等。
在形成浮4册材并+层之后，在浮4册材料层的上表面上沉积辅助掩 模。该辅助掩模可以是光刻胶层和/或硬掩模层(例如，包括氮化硅、 氧化石圭或,友)。在本发明的一个实施例中，在浮栅材并+层上或上方 设置硬掩模层以及在硬掩模层的上表面上或上方沉积光刻胶层。
然后，使用光刻工艺限定和图样化将形成的NAND存储单元 带402、 404、 406、 408、 410、 412、 414、 416的有源区。然后，使用辅助掩模，根据前述光刻工艺通过例如各向异性蚀
刻、各向异性干蚀刻、活性离子蚀刻(RIE )来去除在将形成的NAND 存4诸单元带402、 404、 406、 408、 410、 412、 414、 416的有源、区 之间的材料，以在有源区510之间形成隔离槽508。
然后，以绝缘填充材^l" 512 (例如，诸如氧化石圭或氮化石圭的介 电材料)填充形成的结构，并将绝纟彖填充材料向下蚀刻至高度514, 该高度位于浮栅材料层的上表面以下，隧道介电层504的上表面以 上。然后，去除辅助掩模(例如，硬掩模层)。图5中示出了形成 的结构500。
图6示出了根据本发明实施例的NAND闪存装置的一部分在 其制造过程的第二阶,史处沿图4的剖面线B-B'的截面图600。
然后，在本发明的一个实施例中，在图5所示的结构500的上 表面上(利用CVD工艺或PVD工艺)沉积耦合介电层602和第一 控制栅极层604 (例如，由多晶石圭制成，可选地，由Ti、 TaN、 WN、 W、 Cu制成，或由任何其他适合的导电材料制成)。图6中示出了 形成的结构600。
图7示出了根据本发明实施例的图4的NAND闪存装置的一 部分在其制造过程的第三阶革殳处的俯视图700。
然后，扭J亍光刻工艺步骤以图冲羊化开口区(OA) 702,其中， 蚀刻去除第一纟空制栅4及层604和并馬合介电层602以允i午与随后形成 的字线层(其接下来将被沉积)电连接。
应该指出，在该处理阶段，布置的字线掩;f莫轮廓并不在适当位 置，图7用于示出OA开口 702的^f立置。图8示出了4艮据本发明实施例的NAND闪存装置的一部分在 其制造过程的第四阶^殳处沿图4的剖面线B-B'的截面图800。it匕外， 图9示出了根据本发明实施例的NAND闪存装置的一部分在其制造 过考呈的第四阶革殳处沿图4的剖面线A-A'的截面图900。
然后，可选地，在图6的结构600的上表面上沉积由多晶石圭、 诸如Ti、 TaN、 WN、 W、 Cu的金属、或任何其他适合的导电金属 制成的一个或多个附加控制棚4及层(也被称作字线层)802。 4妻下 来，在一个或多个附加控制棚4及层802上或上方沉积辅助掩才莫804。
然后，应用光刻工艺来图样化字线和选择线。接下来，使用辅 助掩才莫804,根据前述光刻工艺，通过各向异性蚀刻、各向异性干 蚀刻、活性离子蚀刻(RIE)去除在字线与选择线之间的材料，以 在将形成的字线和选择线之间形成槽902。以此方式，露出了隧道 介电层504的上表面区域，将在该区域下方形成源极/漏极区。
随后，例如，通过离子注入沿NAND存储单元带形成源才及/漏 极区904 (也被称作源/漏结)。可选地，可以额外提供隔离物和/或 衬垫组合来制成晶体管源/漏结(未示出)。
图8和图9中示出了形成的结构800和900。
图10示出了根据本发明实施例的NAND闪存装置的一部分在 其制造过程的第五阶段处沿图4的剖面线B-B'的截面图1000 。此外， 图11示出了根据本发明实施例的NAND闪存装置的一部分在其制 造过程的第五阶段处沿图4的剖面线A-A'的截面图1100。
如图IO和图ll所示，诸如高密度等离子(HDP)氧化物的中 间层电介质1002沉积在图8和图9的结构800、 900上，随后进4亍诸如化学枳4成抛光(CMP)的平面4t处理。乂人而，以HPD氧4b物 填充槽902。
接下来，应用适当类型的金属化，以互连和寻址开关(例如， 如上所述的常开开关元件的开关元件)组。在本发明的一个实施例 中，沉积由诸如铜(Cu)或铝(Al)的金属制成的金属导体3各径 1004以形成金属化部。
图12示出了才艮据本发明实施例的图4的NAND闪存装置的一 部分在其制造过程的第六阶段处的俯视图1200。
使用金属掩模1202 (例如，使用硬掩模)，以及使用光刻工艺， 图样化开关元件和中间层电介质1002。然后，使用金属掩模1202, 根据前述光刻工艺，通过例如各向异性蚀刻、各向异性干蚀刻、活 性离子蚀刻(RIE)来去除金属化部1004之间的材津+，以在金属4匕 部1004之间形成槽。在本发明的实施例中，所应用的各向异性蚀 刻对于开关掩模和中间层电介质1002 (例如，HDP填充物)具有 相同的蚀刻率，以只十金属4b部1004形成槽。
图13示出了才艮据本发明实施例的NAND闪存装置的一部分在 其制造过程的第七阶段处沿图4的剖面线B-B'的截面图1300。此夕卜， 图14示出了根据本发明实施例的NAND闪存装置的一部分在其制 造过程的第七阶段处沿图4的剖面线A-A'的截面图1400。
如图13和图14所示，沉积金属层以形成金属化部1004，随后 进行CMP处理。在本发明的一个实施例中，可以为金属化部1004 提供多个金属层。从由Ti、 TiN、 W构成的金属组中选择的一种或 多种金属可用于金属化部1004 (在一个实施例中，可以提供用于形 成金属化部1004的层堆叠Ti/TiN/W )。图15示出了才艮据本发明另一实施例的NAND闪存装置的一部 分在用于制造该NAND闪存装置的第一方法的第一阶段沿图4的剖 面线B-B'的截面图1500。
如下更详细描述的，该工艺以所谓的隧道节点层1504、浮片册材 料层、以及硬模组合物的层堆叠开始。
首先，提供衬底1502。衬底1502可以是晶片衬底1502。尽管 在本发明的另一实施例中，可以使用其他适合的材料(例如，聚合 物)，但晶片衬底1502可以由半导体材料制成。在本发明的一个实 施例中，晶片衬底1502由(摻杂的或未掺杂的)硅制成，在本发 明的可选实施例中，晶片衬底1502是硅绝缘体(SOI)晶片。作为 替换，任何其他适合的半导体材料均可用于晶片衬底1502,例如， 诸如砷化镓(GaAs)、磷化铟(InP)的半导体化合物材料，还可以 使用诸如铟镓砷(InGaAs)的任何适当的三元化合物半导体材冲牛或 四元化合物半导体材料。
然后，通过例如化学汽相沉积(CVD)工艺或物理汽相;兄积 (PVD)工艺或通过热氧化工艺在邱于底1502的上表面上或上方生 成或沉积隧道介电层1504。 P遂道介电层1504可以具有至少6 nm(例 如，6nm至12nm或更大)的层厚度。在特定实施例中，隧道介电 层1504可以由ONO三重介电层堆叠形成，例如更具体地，由i者如 氧化硅(Si02)、无捕获能力的氮化物、硅酸铪、氧化铝(A1203)、 铝酸盐(例如，AlHfOx)的基本"无捕获能力"的材料形成；或者 由像Si02/Si3N4/Si02的双层或三层堆叠形成。
然后，浮栅材料层被设置用于形成将形成的浮栅晶体管的浮才册 区1506。通常，任何适当的导电材料都可以用于浮栅材料层。在本 发明的一个实施例中，下列材冲+中的一种或多种可以用于浮棚-才才泮牛 层多晶石圭、TaN、 W、 WN、 TiN等。在形成浮才册材冲+层之后，在浮4册材料层的上表面上或上方5冗积 辅助掩模。该辅助掩模可以是光刻胶层和/或硬掩模层(例如，包括 氮化硅、氧化硅或碳)。在本发明的一个实施例中，在浮栅材并+层 上或上方设置硬掩模层以及在硬掩模层的上表面上或上方沉积光 刻胶层。
然后，使用光刻工艺限定和图样化将形成的NAND存储单元 带402、 404、 406、 408、 410、 412、 414、 416的有源区。
然后，使用辅助掩模，根据前述光刻工艺通过诸如各向异性蚀 刻、各向异性干蚀刻、活性离子蚀刻(RIE )来去除在将形成的NAND 存储单元带402、 404、 406、 408、 410、 412、 414、 416的有源区 之间的才才并+，以在有源区1510之间形成隔离冲曹1508。
然后，以绝缘填充材料1512 (例如，诸如氧化硅或氮化石圭的介 电材料)填充形成的结构，并将绝纟彖填充材料向下蚀刻至高度1514, 该高度位于浮栅材料层的上表面以下，隧道介电层1504的上表面 以上。然后，去除辅助掩模(例如，硬掩模层)。图15中示出了形 成的结构1500。
根据本发明该实施例的工艺使用耦合电介质来在以后的处理 阶段控制栅极材料的选择性，以在字线高度图案中允许更大的未对 准公差，这将在以下进行详细的描述。
图16示出了根据本发明实施例的NAND闪存装置的一部分在 其制造过禾呈的第二阶_歐处沿图4的剖面线B-B'的截面图1600。
然后，在本发明的一个实施例中，在图15所示的结构1500的 上表面上(利用CVD工艺或PVD工艺)沉积耦合介电层1602和第一控制栅极层1604 (例如，由多晶娃制成，可选地，由Ti、 TaN、 WN、 W、 Cu制成，或由任何其他适合的导电材料制成)。
图17示出了根据本发明实施例的图4的NAND闪存装置的一 部分在其制造过程的第三阶,殳处的^府视图1700。
然后，执行光刻工艺步骤以图样化开口区(OA) 1702，其中， 蚀刻去除第一控制4册极层1604和耦合介电层1602以允许于与随后 形成的字线层(其接下来将被沉积)电连接。如图16所示，去除 通过开口区1702而露出第一控制4册极层1604和耦合介电层1602 的区域。图16示出了形成的结构1600。
应该指出，在该处理阶革殳，布置的字线掩才莫4仑廓并不在适当4立 置，图17用于示出OA开口 1702的位置。
图18示出了根据本发明实施例的NAND闪存装置的一部分在 其制造过程的第四阶段处沿图4的剖面线B-B'的截面图1800。》匕外， 图9示出了根据本发明实施例的NAND闪存装置的一部分在其制造 过程的第四阶段处沿图4的剖面线A-A'的截面图1900。
然后，可选地，在图16的结构1600的上表面上沉积由多晶石圭、 诸如Ti、 TaN、 WN、 W、 Cu的金属、或由任何其他适合的导电金 属制成的一个或多个附加控制栅极层(也被称作字线层)1802。
由于浮4册区1506和浮4册区1506的上表面的一部分之间的区域 没有耦合介电层1602和第一控制栅4及层1604,该一个或多个附加 的控制4册极层1802与浮4册区1506直接电接触。从而，实现了改进 的未》t准7〉差。
45然后，应用光刻工艺来图样化字线和选择线。接下来，使用辅
助掩模1804根据前述光刻工艺，通过各向异性蚀刻、各向异性千 蚀刻、活性离子蚀刻(RIE)去除在字线与选择线之间的材料，以 在将形成的字线和选择线之间形成槽1806。以此方式，露出了隧道 介电层1504的上表面区域，将在该区域下方形成露出的源极/漏杉L 区。
随后，例如通过离子注入沿NAND存储单元带形成源极/漏拟^ 区l卯2 (也#1称作源/漏结)。可选地，可以额外才是供隔离物和/或^H" 垫组合来制成晶体管源/漏结(未示出)。
图18和图19中示出了形成的结构1800和1900。
以之前参照图10至图14的描述的相同方式继续该处理。因J:匕， 省略这些处理的重复描述。
图20示出了^4居本发明实施例的NAND闪存装置的外部区i戈 2002和NAND闪存单元带区i或2004的多个部分在其制造过禾呈中的 第一阶萃殳处的截面图2000。
根据本发明实施例的该处理解决了由选择装置导致的栅致漏 极泄漏(GIDL)问题。考虑到整体优化集成方案可能需要不同的栅 极电介质或至少对于低压外围装置、选择栅极和存储单元需要不同 厚度。乂人而，在一个实施例中，最初存储单元的隧道氧化物可能生 长得较薄，以允许稍后在栅极再氧化步骤期间变厚。
图20示出了外部区域2002中的中压区2006和^f氐压区2008, 其中，可以在中压区2006中设置中压装置(例如，中压晶体管)， 以及其中，可以在《氐压区2008中i殳置低压装置(例如，低压晶体 管)。图20进一步示出了在NAND闪存单元带区域2004中的选择 装置区2010和存储单元区2012，其中，在存储单元区2012中i殳置 选择装置(例如，开关元件)，以及其中，在存^f诸单元区2012中i殳 置存储单元(例如，诸如浮动栅极存储单元晶体管的存储单元晶体管)。
在第一处理中，在诸如上述晶片衬底的4于底(未示出)上;冗积 栅极电介质层2014。将4册极电介质层2014沉积为具有约3 nm至约 12nm范围(例如，约4nm至约8nm范围)的厚度。在本发明的 实施例中，栅极介电层2014由诸如热氧化硅的热生长氧化物形成。
然后，执行光刻工艺，例如，随后从使用的图案掩模2016 (例 如，光刻胶和/或硬掩模)未覆盖的区域湿化学去除诸如氧化物的栅 才及介电层2014。以此方式，在外部区域2002中的低压区2008中以 及在NAND闪存单元带区域2004中的存储单元区2012中露出坤于底 的上表面2018。
在去除了掩模2016后，生长具有约4nm至约10nm范围(例 如，约5 nm至约8 nm的范围，例如6 nm )的薄棚4及氧化层2020 (例如，形成外部氧化层以及存储单元区隧道氧化层)。从而，将 剩余的第一栅极介电层2014的厚度增加至约8 nm的厚度。
在文中，应该指出，在随后的再氧化处理期间只将隧道氧4匕层 生长为稍厚，例如约7 nm的厚度(处理结束)。
在本发明的一个实施例中，生长至少接近3nm(可选地，至少 4妄近4 nm或至少4妄近5 nm )的侧壁氧化物2022以减少或最小4匕选 择装置(例如，选择晶体管)的GIDL。图21示出了根据本发明实施例的图4的NAND闪存装置的一 部分在其制造过程的第二阶,殳处的俯视图2100。
栅极电介质形成有在处理结束时满足选择装置(例如，选择晶 体管)需要的厚度，例如具有约6 nm至约10 nm的范围(例^口， 约8 nm (结束时)热氧化物)内的厚度。
此外，应用光刻工艺来使用相应的掩模2102从存储单元区 2012 (以及，优选地，用于具有较薄栅极氧化物的改进低压装置的 低压外部区域2008)中去除栅极氧化物，以打开(例如)存^f诸单元 区域2012。
然后生长栅极氧化物，以获得期望较薄厚度的存储单元装置； 其将在栅极再氧化处理期间获得最终厚度(例如，约7 nm最小厚 度的范围)。
图22示出了根据本发明另一实施例的NAND闪存装置的一部 分在其制造过程的第三阶,殳处沿图4的剖面线B-B'的截面图2200。
如下将要详细描述的，该工艺以形成所谓的隧道介电层2204、 浮栅材料层、以及硬才莫组合物的层堆叠开始。
首先，提供衬底2202。衬底2202可以是晶片衬底2202。尽管 在本发明的另一实施例中，可以4吏用其他适合的材料(例如，聚合 物)，但晶片衬底2202可以由半导体材料制成。在本发明的一个实 施例中，晶片衬底2202由(掺杂的或未掺杂的)硅制成，在本发 明的可选实施例中，晶片衬底2202是硅绝缘体(SOI)晶片。作为 替换，任何其他适合的半导体材冲牛可用于晶体衬底2202,例如，诸 如砷化镓(GaAs)、磷化铟(InP)的半导体化合物材料，还可以使用i者如铟4家砷(InGaAs )的4壬4可适当三元化合物半导体材料或四元 化合物半导体材料。
然后，通过例如4t学汽相沉积(CVD)工艺或物理汽相沉^只 (PVD)工艺或者通过热氧化工艺在衬底2202的上表面上或上方 生成或沉积隧道介电层2204。隧道介电层2204可以具有至少6 nm (例如，6nm至12nm或更大)的层厚度。在特定实施例中，隧道 介电层2204可以由ONO三重介电层堆叠形成，例如更具体;也，由 诸如氧化硅(Si02)、无捕获能力的氮化物、硅酸铪、氧化铝(^203)、 铝酸盐(例如，AlHfOx)的基本"无捕获能力"的材料形成；或者 由像Si02/Si3N4/Si02的双层或三层堆叠形成。
然后，浮栅材料层被设置用于形成将形成的浮栅晶体管的浮才册 区2206。通常，任何适合的导电材并+都可以用于浮4册材料层。在本 发明的 一 个实施例中，下列材料中的 一 种或多种可用于浮栅材料 层多晶娃、TaN、 W、 WN、 TiN等。
在形成浮4册材料层之后，在浮4册材料层的上表面上或上方;冗积 辅助掩模。该辅助掩模可以是光刻胶层和/或硬掩模层(例如，包括 氮化硅、氧化硅或碳)。在本发明的一个实施例中，在浮栅材并+层 上或上方设置硬掩才莫层以及在硬掩才莫层的上表面上或上方沉积光 刻胶层。
然后，使用光刻工艺限定和图样化将形成的NAND存储单元 带402、 404、 406、 408、 410、 412、 414、 416的有源区。
然后，使用辅助掩模，根据前述光刻工艺通过例如各向异性蚀 刻、各向异性干蚀刻、活性离子蚀刻(RIE )来去除在将形成的NAND 存储单元带402、 404、 406、 408、 410、 412、 414、 416的有源区 之间的才才并+，以在有源区2210之间开j成隔离冲曹2208。然后，以绝纟彖填充材冲+2212 (例如，诸如氧化娃或氮化石圭的介 电材料)填充形成的结构，并将绝缘填充材料向下蚀刻至高度2214, 该高度位于浮栅材料层的上表面以下，隧道介电层2204的上表面 以上。然后，去除辅助掩模(例如，硬掩模层)。图22中示出了形 成的结构2200。
之后的处理类似于分别参照图6至图9以及图16至图19描述 的上述实施例的处理，因此在本文中将不再描述。
图23示出了根据本发明实施例的NAND闪存装置的一部分在 其制造过程的第四阶段处沿图4的剖面线B-B'的截面图2300。此外， 图9示出了根据本发明实施例的NAND闪存装置的一部分在其制造 过程的第四阶^殳处沿图4的剖面线A-A'的截面图2400。
在本发明的一个实施例中，扭^亍侧壁氧化处理(也^皮称作再氧 化处理)，乂人而形成侧壁氧化部2402。此外，如上所述，可以沿NAND 存储单元带对源/漏结进行注入，可以形成选冲奪晶体管，以及可选地 可以提供隔离物和衬垫组合来制成晶体管源/漏结(未示出)。
图25示出了根据本发明实施例的NAND闪存装置的一部分在 前述再氧化处理后的其制造过程的第五阶^爻处沿图4的剖面线A-A' 的截面图2500。
以根据本发明的实施例的存储单元装置中的不同(即，较薄) 氧化物厚度开始，这有助于补偿窄结构(例如，存储单元晶体管) 下的增强再氧化生长率。在一个实施例中，可以实现具有选择晶体 管的最小化GIDL的足够的鸟嘴2502,而不会4吏存々者单元的隧道氧 化物太厚。在本发明的 一个实施例中，选择开关由字线图样化的掩才莫限 定，因此不存在于字线和选择栅极管脚之间引入的未对准。
此夕卜，在本发明的一个实施例中，至NAND存储单元带4妄触 的位线寻址NAND存储单元带对，这些接触包括在相邻有源区之间 的局部互连结构。
本发明的实施例具有下列 一个或多个效果
通过提供增大的间距放松了具有大电容的非常窄间隔的最小 间距型位线，其将装置性能降低到低于(sub) 50nm范围内并对于 基于铝的位线产生严重的可靠性问题(电迁移问题)；
减小了通常非常高的最小间距型位线接触部的接触电阻；
减轻了^妄触部的重叠误差；
才黄向棚4及氧化物再生长增强了有效隧道氧化物厚度。
此外，在上述实施例的一些或所有中，提供了相邻存储单元带 的位线共享。
此外，可以提供适于存储单元阵列的局部开关。
本发明的实施例提供了用作开关、但未将高串联电阻的选择栅 极增加到非开关存储单元带(诸如耗尽型晶体管)的解决方案。
此外，才艮据本发明的实施例还才是供了用于NAND存储单元装 置的布置解决方案、详细的制造工艺、以及金属化方案。
图26示出了根据本发明实施例的制造集成电路的方法2600。在2602，沿第一线形成多个第一存储单元。
在2604,形成第一接触部以接触多个第一存储单元。
在2606,沿第二线形成多个第二存储单元。
在2608，形成第二4妄触部以4妄触多个第二存储单元。
在2610，形成多个开关元件，其中，相邻的两个开关元^M皮此 连接，其中，这两个相邻开关元件中的第一开关元件连接至第一接 触部，以及这两个相邻开关元件中的第二开关元件连4妾至第二4妾触 部，以及其中，这两个相邻的开关元件是相同类型的开关元件。
应该指出，可以不同的顺序扭^亍上述方法。通过实例，例力口， 可以在处理2604和2608 (它们也可以同步执行)之前，同步^丸行 处理2602和2606。
在文中的本发明的另 一实施例中，应该注意到随着用于数据存 储的NAND闪存日益缩小至低于50 nm的范围内，由于较长的上 升时间而使高的位线电容严重增加了功耗并降低了写性能，因此， 应将使该位线电容保持恒定或降低。实现的方法应该是减小位线的 长度。然而，这会需要用于额外需要的页緩冲器的空间以及降低面 积利用率。
此外，由于纵;横比稳定地增加，所以接触位线(CB)接触部将 越来越难以制造。因此，下面将更详细描述的箭要额外空间的棋盘 (checkerboard )型4妄触可以:故实J见。减少4妄触位线《接触部的幼、冲黄比 的另一种方法是^f吏用共享位线，其中两个(通常相邻的)NAND存 ^诸单元带经由一个4lr触位线^接触部和两个选择4册才及来寻址。利用两 个常闭晶体管的共享位线的传统实现导致了面积损失、禁止功能性，这是因为存储单元带电位以低电压电容耦合至常闭晶体管，并 且掩模涉及11+-注入的常闭晶体管。
如下将更详细描述的，本发明的实施例利用自对准到有源区的 选拷4册极带以及在可以垂直于选择片册极带布置的控制4册极选择线 (在开关元件具有浮栅结构的情况下)与选择4册极带之间的棋盘型
接触(例如，通过ONO穿透)的规则排列来实现。数据选择栅极 带(第一数据选择栅极带也被称作DSG1以及第二数据选择栅极带 也被称作DSG2)由通常接近100 nm宽的通过棋盘接触与每个第二 浮栅^妄触部的多晶石圭制成。因此通过具有足以在其上i殳置棋盘4妾触 和两条多晶硅线DSG1和DSG2的栅极长度的多个自对准第一多晶 硅带(浮栅多晶硅)的平行排列来得到选择栅极的栅极长度。通过 至低欧姆金属线可以设置于其上的第一金属化平面(也^皮称作M0 ) 的规则接触，这些选择线可以是低欧姆的。
如下所述的本发明实施例的效果可以是以下效果中的 一 种或 多种
可以提供一种实现共享位线的面积有效利用方法；
对所有存储单元带的存储单元带长度可以相同；
才艮据本发明实施例可以使用友好光刻和友好蚀刻工艺。
在本发明的实施例中，提供了利用选择栅极带与控制栅极多晶 硅选择线的交替棋盘接触自对准到有源区的选择栅极带的规则排 列，以允许避开高纵4黄比的面积有效的共享位线方案。
图27示出了才艮据本发明实施例的NAND闪存装置的一部分的 俯视图2700。如下将详细描述的，在本发明的一个实施例中，提供了具有
NAND闪存装置2700的集成电路。在本发明的一个实施例中，该 集成电路包括沿第一线布置的多个第一存储单元以及沿第二线布 置的多个第二存储单元。在本发明的一个实施例中，第一线可以基 本平行于第二线。此外，可以提供多个开关元件，其中，第一开关 元件连接至第一存储单元，以及第二开关元件可以连接至第二存储 单元。该集成电路进一步包括与第 一线和第二线相交的第一选择线 以及与第 一线和第二线相交的第二选择线。第 一开关元件包括具有 重叠(例如，之上或之下)第一选择线的部分以及重叠(例如，之 上或之下)第二选择线的部分的控制栅极区，其中，控制栅极区沿 第 一线延伸。第二开关元件可以包括具有在第一选择线之上或之下 的部分以及在第二选择线之下的部分的控制栅极区，其中，控制栅 才及区沿第二线延伸。
如图27所示，在特定实施例中，浮对册NAND闪存装置2700 包4舌通常以氧4匕净勿:t真充的在S丁l隔离区2718、 2720、 2722、 2724、 2726、 2728、 2730之间的直有源区的多个NAND存^f诸单元带2702、 2704、 2706、 2708、 2710、 2712、 2714、 2716;以及多条字线和选 择栅极，遍布该有源区并以诸如金属氧化物半导体(MOS)晶体管 的晶体管(例如，诸如电荷存々者场效应晶体管(浮斥册场效应晶体管 或电荷捕获场效应晶体管)的场效应管)的形式形成各存储单元和 选择栅极。
在浮栅NAND闪存装置2700中，在每个存储单元阵列中都设 置了 64条字线；然而，在本发明的可选实施例中，可以为每个存 储单元阵列提供任意其他数量的字线(例如，8条字线、16条字线、 32条字线、128条字线、256条字线、512条字线、1024条字线…)。 此夕卜，在另一个实施例中，浮才册NAND闪存装置2700在选择片册极和存4诸单元之间具有伪字线2732。该伪字线2732可用于位存々者， 但不是必需的。在图27中，示出了两条字线并以2734、 2736表示。每个NAND存储单元带2702、 2704、 2706、 2708、 2710、 2712、 2714、 2716都包括多个源漏串联连接的浮栅存储单元。源漏串联连 接的浮栅存储单元的串联连接由埋置位线(例如，重度掺杂的石圭区) 来提供。为了4空制NAND存1诸单元带2702、 2704、 2706、 2708、 2710、 2712、 2714、 2716中的每一个的存々者单元，为NAND存储单元带 2702、 2704、 2706、 2708、 2710、 2712、 2714、 2716中的每一个提 供才目应的^f立纟戋4妄触部2738、 2740、 2742、 2744，其中， 一个^f立纟^t妄 触部^皮配置为^f吏多个(例如，两个)相邻NAND存4诸单元带2702、 2704、 2706、 2708、 2710、 2712、 2714、 2716 (例如， 一条或多条 相邻的埋置位线)电连接。ot匕夕卜，在^f立纟戈孑妄触部2738、 2740、 2742、 2744之l、司i殳置两条 位线选才奪线(例如，第一位线选择线DSG1 2746和第二^f立线选择线 DSG2 2748),以及相应的伪字线2732或多条字线2734、 2736的第 一字线(在未提供伪字线的情况下)。示例性地，位线选择线DSG1 2746、 DSG2 2748用作存储单元带选择器。在本发明的一个实施例 中，伪字线2732用作在字线2734、 2736和^f立线选择线(例如，第 一位线选择线DSG1 2746和第二位线选择线DSG2 2748 )之间的电 容屏蔽ojt匕夕卜，通常，才目只十于多条字纟戋2734、 2736与4立线选4爭线DSG1 2746、 DSG2 2748相对地设置源才及选择线(未示出)。可以紧邻源 极选择线来设置源极线(未示出)，其可以连接至固定基准电位(例 如，地电位)。55字线下的晶体管被配置为每个存储单元可以存储一个或多个 位的存储单元(例如，诸如浮栅晶体管或电荷捕获晶体管的电荷存 储晶体管)。存储单元带通过接触部由位线进行寻址。这些存^(诸单 元带通过共源极线连接到一起。单个选择栅极线用作局部开关，以使特定位线与相应的NAND存储单元带2702、 2704、 2706、 2708、 2710、 2712、 2714、 2716相连接。如图27所示，提供了掩模2750，其用于露出存储单元带2702、 2704、 2706、 2708、 2710、 2712、 2714、 2716与第一位线选择线 DSG1 2746和第二位线选择线DSG2 2748的交叉点部分，从而可以 至少部分地去除在露出区域中的隧道电介质，以在浮栅和控制斥册之 间4是供直接电接触，例如，在浮^H吉构中提供了开关元件的情况下。 这将在下面更详细地描述。在本发明的一个实施例中，例如，沿各存储单元带2702、 2704、 2706、 2708、 2710、 2712、 2714、 2716的常开区在第一位线选择线 DSG1 2746和第二4立线选4奪线DSG2 2748两者下方延伸，/人而i曾力口 了开关元件的栅4及长度。此外，在本发明的一个实施例中，所有相 邻开关元件的栅极长度基本相同，这是因为该开关元件被制造为将 其自对准到位线选择线DSG1 2746、 DSG22748的外边缘。此夕卜， 在本发明的一个实施例中，带长度进本相同。在本发明的一个实施 例中，位线选择线DSG1 2746、 DSG2 2748中每一个的宽度可以为 约50 nm至约300 nm的范围内(例如，约100 nm ),以及位线选择 线DSG1 2746、 DSG2 2748之间的距离可以在约30 nm至约300 nm 的范围内(侈'J^口，约100 nm)。,人而，沿各存储单元带2702、 2704、 2706、 2708、 2710、 2712、 2714、 2716由交叉点下的控制栅区形成 的开关元件的整个棚-才及长度可以在约100 nm至约900 nm的范围内 (例如，约300nm)。在本发明的一个可选实施例中，可以提供任意数量(例如，3、 4、 5、 6、 7、...)的4立线选择线/人而可以提供4吏各位线选4奪线与相 应开关元件的控制栅区连接的相应数量的位线选择线接触部。在本 发明的一个实施例中，^是供第一位线选4奪线接触部，来4吏第一4立线 选择线和第 一开关元件的控制栅区相连接，以及提供第二位线选拷， 线接触部，来使第二位线选择线与第二开关元件的控制栅区相连 接。相对于位线选择线，可以提供呈棋盘图样的位线选择线^妄触 部。通过实例，可以交^^的方式沿各位线选择线(例如，相对于第 一位线选择线和第二位线选择线)来布置位线选择线4妄触部。图28示出了才艮据本发明实施例的NAND闪存装置的一部分沿 图27的剖面线A-A'的截面图2800。图29示出了根据本发明实施 例的NAND闪存装置的一部分沿图27的剖面线B-B'的截面图 2卯0。图30示出了根据本发明实施例的NAND闪存装置的一部分 沿图27的剖面线C-C'的截面图3000。在本发明的一个实施例中，NAND闪存装置包括衬底2802。伪字线的结构和字线(例如，字线2734)的结构包括坤于底 2802上或上方的隧道介电层(例如，隧道氧化物层)2804;浮栅区， 例如，由隧道介电层2804上或上方的第一导电层2806以及第一导 电层2806上或上方的第二导电层2808形成。此夕卜，可以在第二导 电层2808上或上方设置耦合介电区。在本发明的一个实施例中， 耦合介电区可以包括一个介电层或多个介电层。在本发明的一个实 施例中，耦合介电区可以包括三个介电层(例如，第二导电层2808 上或上方的底部氧化物层(例如，由氧化硅形成)2810、底部氧化 层2810上或上方的氮^R:物层(例如，由氮4b石圭形成)2812、以及 氮化物层2812上或上方的上部氧化物层(例如，由氧化石圭或氧4匕铝形成)2814)的层堆叠。例如，，提供了由在上部氧化物层2814 上或上方的第三导电层2816以及在第三导电层2816上或上方的第 四导电层2818形成的控制^册区。此外，例如，4是供了由在第四导 电层2818上或上方的第一金属层2820和第一金属层2820上或上 方的第二金属层2822形成的金属区。第一位线选择线DSG1 2746和第二位线选择线DSG2 2748在 与存j诸单元带的交叉点处的结构包i舌在衬底2802上或上方的棚-才及介电层(侈寸^口， 4册才及fU乜4勿层)2824;侈'J:i口由在4册才及介电层2824 上或上方的第一导电层2826和在第一导电层2826上或上方的第二 导电层2828形成的浮斥册区。此外，可以在第二导电层2828上或上 方设置耦合介电区。在本发明的一个实施例中，耦合介电区可以包 括一个介电层或多个介电层。在本发明的一个实施例中，耦合介电 区可以包括诸如三个介电层的多个介电层(例如，在第二导电层 2828上或上方的底部氧化物层(例如，由氧化硅制成)2830、在底 部氧4匕物层2830上或上方的氮4匕物层(例如，由氮化石圭制成)2832、 以及在氮化物层2832上或上方的上部氧化物层(例如，由氧4匕石圭 或氧化铝制成)2834)的层堆叠。此外，提供了由在上部氧化物层 2834上或上方的第三导电层2836和在第三导电层2836上或上方的 第四导电层2838形成的控制栅区。此外，提供了由在第四导电层 2838上或上方的第 一金属层2840和在第一金属层2840上或上方的 第二金属层2842形成的金属区。此夕卜，图28中示出了位线接触部2844。字线2734 (或伪字线 2732)通过隔离材料2846 (例如，由氧化硅或氮化硅制成)来与第 一4立线选^纟戋DSG1 2746卩鬲离。jt匕夕卜，4立纟戋选才奪纟戋DSG1 2746、 DSG2 2748的控制栅区和金属区的多个部分通过隔离材料2848(例 如，设置在耦合介电区上由氧化硅或氮化硅制成)彼此隔离。第二位线选4奪线DSG2 2748和位线接触部2844也通过隔离材料2850(例如，由氧化硅或氮化石圭制成)彼此隔离。下面将更详细地描述，隧道介电层2804和棚-极介电层2824可 以由相同的材料使用相同的工艺制成。在本发明的 一个实施例中， 隧道介电层2804和棚4及介电层2824可以由氧化,圭制成，并且其具 有约3 nm至约10 nm范围内的物理厚度(例如，8 nm的物理厚度) (在本发明的一个实施例中，这些层的等效氧化物厚度(EOT)可 为约10nm)。下面爿夸更详细i也描述，(伪)字线和位线选择线的浮4册区可以 由相同的材料使用相同工艺制成。在本发明的一个实施例中，浮栅 区可以包4舌相互堆叠的一个或多个导电层。第一导电层2806、 2826 可以由多晶石圭或金属(例如，TaN、 W、 WN)制成。第一导电层 2806、 2826可具有约20 nm至约40 nm范围内的层厚度(例i口，约 30nm的层厚度)。第二导电层2808、 2828可由多晶石圭或金属(例 ^口， TaN、 W、 WN)命J成。在戶斤有导电层2806、 2808、 2826、 2828 都由诸如多晶硅的半导体材料制成的本发明的实施例中，第一导电 层2806、 2826可以包4舌比第二导电层2808、 2828更少的掺杂原子。 在本发明的一个实施例中，可以通过在沉积处理中为 一方面沉积第 一导电层2806、 2826、另 一方面沉积第二导电层2808、 2828 ^是供 不同条件来实现不同的掺杂分布。下面将更详细地描述，(伪)字线和位线选择线的耦合介电区 可由相同的材料使用相同工艺制成。在耦合介电区包括上述的氧化 物/氮化物/氧化物层堆叠的本发明的实施例中，氧化物/氮化物/氧化 物层堆叠的物理厚度可在约12nm至约15nm的范围内(其等岁文氧 化物厚度(EOT )可在约8 nm至约12 nm的范围内(例如，约10 nm))。在本发明的一个实施例中，底部氧化物层2810、 2830可以 具有在约2nm至约8 nm范围内(例如，5 nm )的层厚度。在本发明的一个实施例中，氮化物层2812、 2832可以具有在约2nm至约 8nm范围内(例如，5nm)的层厚度。在本发明的一个实施例中， 上部氧4匕物层2814、 2834可以具有在约2 nm至约8 nm范围内(例 如，5nm)的层厚度。下面爿夸更详细i也描述，(伪)字线和位线选4奪线的控制4册区可 以由相同的材料使用相同工艺制成。在本发明的一个实施例中，第 三导电层2816、 2836可以由多晶石圭或任何其他适合的导电材冲牛制 成，并且其可以具有在约20 nm至约40 nm范围内的层厚度(例:fe口， 约30nm的层厚度)。第四导电层2818、 2838可以由多晶硅或4壬何 其他的适合的导电材冲+制成，并且其可以具有在约30 nm至约70 nm范围内的层厚度(例如，约50 nm的层厚度)。下面将更详细地描述，(伪)字线和位线选l奪线的金属区可以 由相同的材料使用相同工艺制成。在本发明的一个实施例中，第一 金属层2820、 2840可以由氮化鴒(WN)制成，并且其可以具有在 约5 nm至20 nm范围内的层厚度(例如，约10 nm的层厚度)。在 本发明的一个实施例中，第二金属层2822、 2842可以由鴒(W) 制成，并且其可以具有在约30 nm至70 nm范围内的层厚度(例4口， 约50 nm的层厚度)。在本发明的一个实施例中，层堆叠包括控制栅区，以及金属区 可以具有在约100 nm至约200 nm范围内的整个层堆叠厚度(例如， 约150 nm的层堆叠厚度)。如图28所示，在第二位线选冲奪线DSG2 2748的耦合介电区中 设置可由导电材料(例如，多晶硅或鴒)填充的接触孔2852 (也被 称作接触过孔)。从而，在第二位线选择线DSG2 2748下的浮片册区 和控制栅区之间提供直接的电欧姆接触。如图29所示，在第一位线选择线DSG1 2746的耦合介电区中 设置可由导电材料(例如，多晶硅)填充的另一接触孔2902 (也被 称作接触过孔)。从而，在第一位线选择线DSG1 2746下的浮4册区 和控制栅区之间提供直接的电欧姆接触。图31A和图31B示出了根据本发明实施例的NAND闪存装置 的一部分在其制造过程的第一阶^殳处沿图27的剖面线A-A'(图 31A)以及剖面线D-D'(图31B )的截面图3100和3150。在第 一步骤中，在衬底2802中提供阱区离子注入(well implant) (即，p阱区离子注入或n阱区离子注入)。此外，利用CVD工艺 或PVD工艺在衬底2802的上表面上沉积栅极介电层2824。图32A和图32B示出了根据本发明实施例的NAND闪存装置 的一部分在其制造过程的第二阶_度处沿图27的剖面线A-A'(图 32A)以及沿剖面线D-D'(图32B)的截面图3200和3250。然后，形成浮4册区。在本发明的一个实施例中，利用CVD工 艺或PVD工艺在栅极介电层2824的上表面上沉积由多晶硅或诸如 TaN、 W、 WN的金属制成的第一导电层2826。接下来，利用CVD 工艺或PVD工艺在第一导电层2826的上表面上沉积由多晶硅或诸 如TaN、 W、 WN的金属制成的第二导电层2828。然后，利用CVD工艺或PVD工艺在第二导电层2828的上表 面上沉积诸如硬掩才莫(例如，由氮化物(例如，氮化石圭)、氧化物 (例如，氧化硅)制成)的辅助掩4莫3202。使用利用图样化的辅助掩模3202的光刻工艺和蚀刻工艺，形 成浅沟槽隔离(STI)槽(在一个实施例中，自对准以形成有源区 从而自对准到浮栅)。在形成了 STI槽之后，将其填充或可能过量填充以诸如氧化物(例如，氧化硅)的隔离材料。然后，通过化学机械抛光(CMP)工艺去除沟槽过量填充的材料，从而形成STI结 构3204。图33A和图33B示出了根据本发明实施例的NAND闪存装置 的一部分在其制造过程的第三阶,殳处沿图27的剖面线A-A'(图 33A)以及剖面线D曙D'(图33B)的截面图3300和3350。然后，使用光刻工艺对存储单元阵列区而非外部区域进行曝 光。接下来，部分去除STI结构3204的隔离材料，从而形成凹陷 的STI结构3302。然后，例如通过顺序沉积底部氧化物层2830、 氮化物层2832和上部氧化物层2834在包括选择栅极区的存储单元 阵列区中形成耦合介电区。在随后的处理中，利用CVD工艺或PVD 工艺在上部fU匕物层2834上或上部沉积第三导电层2836。图34A和图34B示出了根据本发明实施例的NAND闪存装置 的一部分在其制造过程的第四阶4殳处沿图27的剖面线A-A'(图 34A )以及剖面线D-D'(图34B )的截面图3400和3450。在后续处理中，使用另一光刻工艺，在凹陷STI结构3302之 间横向形成槽3402。在本发明的一个实施例中，例如，在图34A 所示的每两个凹陷STI结构3302之间横向形成呈规则图案的槽。 这些槽3402被形成为露出第二导电层2828的上表面的深度，以在 随后可以形成与第二导电层2828的电欧姆接触。换言之，通过蚀 刻(例如，通过诸如活性离子蚀刻(RIE)工艺的各向异性蚀刻工 艺)4吏津禺合介电区开口 (例i口， 4吏ONO层堆叠2830、 2832、 2834 开口 )。据本发明实施例的NAND闪存装置 的一部分在其制造过程的第五阶,殳处沿图27的剖面线A-A'(图 35A)以及剖面线D-D'(图35B)的截面图3500和3550。然后，利用CVD工艺或PVD工艺，在第三导电层2836以及 第二导电层2828的露出上表面上或上方沉积第四导电层2838。 乂人 而，经由以第四导电层2838的材利-填充的槽3402，在第四导电层 2838和第二导电层2828之间实现欧姆电接触。在后续处理中，形 成金属区。在本发明的一个实施例中，利用CVD工艺或PVD工艺 在第四导电层2838的上表面上或上方沉积第一金属层2840 (例如 WN)。此外，利用CVD工艺或PVD工艺，在第一金属层2840的 上表面上或上方沉积第二金属层2842 (例如，W)。在后续处理中， 利用CVD工艺或PVD工艺，在第二金属层2842的上表面上或上 方沉积氮化物层2802 (例如，氮化石圭层2802)。然后，在氮化物层 3502的上表面上或上方沉积诸如硬掩模(例如，由氮化物、氧化物 或碳制成)的另 一辅助掩模3504。图36A和图36B示出了根据本发明实施例的NAND闪存装置 的一部分在其制造过程的第六阶段处沿图27的剖面线A-A'(图 36A)以及剖面线D-D'(图36B )的截面图3600和3650。然后，向下执行各向异性栅极接触蚀刻工艺(例如，RIE)直 到上部氧化物层2834的上表面，,人而露出上部氧化物层2834的上 表面，以形成栅极接触槽3602。应该指出，图中未示出第二金属层 2842 (例4口， W)的氮4匕物密去于。图37A和图37B示出了根据本发明实施例的NAND闪存装置 的一部分在其制造过程的第七阶卓殳处沿图27的剖面线A-A'(图 37A)以及剖面线D-D'(图37B )的截面图3700和3750。63然后，在选择栅极区以及在外部区域中设置例如由光刻胶或用 于阻挡随后的蚀刻处理的其他适合的材料制成的耦合介电区掩模
3752。
图37C和图37D示出了根据本发明可选实施例的NAND闪存 装置的 一部分在其制造过程的第七阶段处沿剖面线D-D'的截面图。
如图37C所示，在本发明的可选实施例中，以图35B所示的结 构3550开始，形成两个棚—及4妾触槽3602，其中，向下去除(例如， 蚀刻)两个栅极接触槽3602直至栅极介电层(例如，栅极氧化物 层)2824的上表面。通常，形成棚4及4妄触槽3602,用作伪字线和 字线。然而，在该实施例中，未形成用于位线选择线(例如，第一 4立线选择线DSG1 2746和第二4立线选4奪线DSG2 2748 )的4册才及4妄触 槽3602。
然后，如图37D所示，未4吏用其他光刻工艺和蚀刻工艺形成用 于位线选择线(例如，第一位线选择线DSG1 2746和第二位线选4奪 线DSG2 2748 )的4册才及4妄触槽3602,其中，这些用于^f立线选择线的 栅极接触槽3602只向下蚀刻至上部氧化物层(例如，由氧化硅和 氧化铝制成)2834的上表面。
图38A和图38B示出了根据本发明实施例的NAND闪存装置 的一部分在其制造过程的第八阶段处沿图27的剖面线A-A'(图 38A)以及剖面线D-D'(图38B )的截面图3800和3850。
然后，对仍然露出的栅极接触槽3602执行最终栅极接触蚀刻 工艺。该蚀刻工艺可以是诸如RIE工艺的各向异性蚀刻。可以执行 最终栅才及接触蚀刻工艺，以露出4册极介电层2824的上表面，/人而 形成最终栅极接触槽3852。图39A和图39B示出了^4居本发明实施例的NAND闪存装置 的一部分在其制造过程的第九阶段处沿图27的剖面线A-A'(图 39A)以及剖面线D-D'(图39B)的截面图3900和3950。
随后，对晶体管的源/漏结进行离子注入。然后，可以形成间隔 物(未示出)(例如，由氧化;圭构成)，并进一步执4亍离子注入工艺 来形成晶体管的源/漏结。接下来，沉积金属前电介质，随后沉积源 才及线和4姿触部3952。然后，〗象传统的后,殳(BEOL)处理一样执4亍 金属化处理。
图40示出了根据本发明另一实施例的NAND闪存装置4000 的一部分的<府一见图。
该实施例类似于图27所示的NAND闪存装置2700，因此下面 将仅描述根据该实施例的NAND闪存装置4000相比于图27所示的 NAND闪存装置2700的不同。
在制造NAND闪存装置4000的过程中，设置掩冲莫4002，用于 露出存储单元带2702、 2704、 2706、 2708、 2710、 2712、 2714、 2716 与第一^f立线选4奪线DSG1 2746和第二4立线选择线DSG2 2748的交 叉点部分，从而可以至少部分地去除在露出区域中的隧道电介质， 以在浮栅和控制栅之间提供直接电接触(例如，在浮栅结构中设置 开关元件的情况下)。与前述实施例的掩模2750相反，掩模4002 被配置为使沿一个相应的位线选择线DSG1 2746、 DSG2 2748露出 两个才目冷卩存<诸单元带2702、 2704、 2706、 2708、 2710、 2712、 2714、 2716的多个区域，其中，对于沿各位线选择线DSG1 2746、 DSG2 2748露出两个才目4卩的存4诸单元带2702、 2704、 2706、 2708、 2710、 2712、 2714、 2716的两个区i或，,口沿一个才目应的4立线选才奪线DSG1 2746、 DSG2 2748在每个方向中未露出相应的两个相邻的存储单元 带2702、 2704、 2706、 2708、 2710、 2712、 2714、 2716的部分提供了规则的交替图案。因此，如下将详细描述的，沿一个相应的位
线选择线DSG1 2746、 DSG2 2748设置通过各耦合介电层的交替成 对的穿透/非穿透孔。在本发明的一个实施例中，掩模4002被对准， 使得一个存储单元带2702、 2704、 2706、 2708、 2710、 2712、 2714、 2716具有横向(即，在基本平行于位线选择线DSG1 2746、 DSG2 2748的主方向的方向上)偏移。关于各^f立线4l"触部2738、 2740、 2742、 2744的4立移，其通过电4妄触一个4立线4妄触部2738、 2740、 2742、 2744总、是与各4立纟戋选择纟戋DSG1 2746、 DSG2 2748中的一个 开关元件接触。
图41示出了根据本发明实施例的NAND闪存装置的一部分沿 图40的剖面线C-C'的截面图4100。
截面图4100基本对应于前述的截面图3000,它们的不同之处 在于不是沿位线选择线每两个第二存储单元带交替设置接触孔 2902，而是根据该实施例，提供沿各位线选择线用于电接触两个相 邻的存储单元带的一个"双倍"大小的接触孔4102。
在沿各位线选择线的方向中紧邻接触孔4102的两个浮栅区保 持被耦合介电区完全覆盖，随后是另一个"双倍"大小的接触孔 4102，等等，从而形成了沿各位线选择线的^见则交替图样的结果 ("双倍"大小的接触孑L 4102;两个由耦合介电区完全覆盖的浮栅 区；"双倍"大小的接触孔4102;两个由耦合介电区完全覆盖的浮 栅区；...)。接触孔4102将用如参照图30描述的导电材料来填充。
制造图40的NAND闪存装置4000的工艺与制造图27的 NAND闪存装置2700的工艺基本相同，由于掩模4002的大小和位 置不同，因此接触孔4102的大小和位置不同。因此，在这点上参 考了制造图27的NAND闪存装置2700的工艺的描述。图42示出了根据本发明又一实施例的NAND闪存装置4200 的俯^L图。
该实施例类似于图27所示的NAND闪存装置2700,因此，下 面将^l描述与图27所示的NAND闪存装置2700相比才艮据该实施例 的NAND闪存装置4200的不同。
与图27所示的NAND闪存装置2700不同，才艮据本发明的实 施例，在集成电路的棚4及堆叠(例如，多晶石圭层)上的i者如第一金 属化平面的金属化平面中设置位线选择线(例如，第一位线选择线 4202和第二位线选择线4204)。在这种情况下，提供了/人位线选4奪 线通过耦合介电区(例如，通过耦合电介质穿透孔(例如，通过 ONO穿透孔))到达浮4册区的直4妄欧姆4妄触(例如，在该实施例中 省略了形成有开关元件的区域中的控制栅极区(例如，没有第三导 电层2836和第四导电层2838))。
应该指出，根据图42的NAND闪存装置4200的实施例可以 与根据图40的NAND闪存装置4000的实施例相结合，在这种情况 中提供了之前描述的"双倍"大小的接触孔。
图43示出了根据本发明实施例的NAND闪存装置的一部分沿 图42的剖面线C-C'的截面图4300。
截面图4300基本对应于前述的截面图3000,它们的不同之处 在于在该情况中在制造有开关元件的区域中省略了控制栅极区。代 替控制栅极区，将隔离材料4302直接设置在耦合介电区上(例如， 在上部氧化物层2834的上表面上)。此外，在该实施例中，将第一 金属化结构(也被称作第一金属化平面(MO))设置为包括第一金 属化平面(M0)的导体路径。金属导体3各径可以由鵠、铅或铜，或 者任何其他适合的材料制成，并且在一个实施例中，其可以包括位线选择线(例如，第一位线选择线4202和第二位线选择线4204)。 此外，可以将接触孔4304设置为穿过隔离材料4302和耦合介电区 的相应部分，并以诸如鵠或铜的导电材料填充。填充的接触孔4304 在位线选择线和浮栅区的露出上表面(例如，第二导电层2828的 露出上表面)之间^是供欧姆电接触。
图44A和图44B示出了根据本发明实施例的NAND闪存装置 的一部分在其制造过程的第一阶革殳处沿图42的剖面线C-C'(图 44A)以及剖面线D-D'(图44B )的截面图4400和4450。
直到该制造阶段，根据本发明的该实施例的工艺对应于上述参 照图31A、 31B以及图33A、 33B描述的制造处理。因此，在该实 施例中，参考以上描述。
在本发明的该实施例中，4吏用光刻工艺和相应的蚀刻工艺(例 如，i者如RIE的各向异性蚀刻)，去除第三导电层2836的多个部分 并仅在集成电路的外部区域中使耦合介电区形成开口 ，从而露出耦 合介电区的上表面(例如，上部氧化物层2834的上表面)。
图45A和图45B示出了根据本发明实施例的NAND闪存装置 的一部分在其制造过程的第二阶^殳处沿图42的剖面线C-C'(图 45A)以及剖面线D-D'(图45B )的截面图4500和4550。
在后续处理中，利用CVD工艺或PVD工艺沉积第四导电层 2838,随后利用CVD工艺或PVD工艺沉积金属区(例如，通过在 第四导电层2838上或上方沉积第 一金属层2840或通过在第 一金属 层2840上或上方沉积第二金属层2842形成金属区)。
在后续处理中，利用CVD工艺或PVD工艺在第二金属层2842 的上表面上或上方沉积氮化物层4502 (例如，氮化石圭层4502)。然后，在氮化物层4502的上表面上或上方沉积i者如石更掩4莫(例如， 由氮化物、氧化物或-友制成)的另一辅助掩4莫4504。
图46A和图46B示出了根据本发明实施例的NAND闪存装置 的一部分在其制造过程的第三阶4史处沿图42的剖面线C-C'(图 46A )以及剖面线D-D'(图46B )的截面图4600和4650。
接下来，使用辅助掩模4502作为掩模，执行诸如RIE的各向 异性蚀刻处理来蚀刻栅极接触槽4652的第一部分，而蚀刻停止在 耦合介电区的上表面上(例如，蚀刻停止在上部氧化层2834的上 表面上)。应该指出，附图中未示出第二金属层2842 (例如，W) 的氮化物密封。
图47A和图47B示出了4艮据本发明实施例的NAND闪存装置 的一部分在其制造过程的第四阶,殳处沿图42的剖面线C-C'(图 47A )以及剖面线D-D'(图47B )的截面图4700和4750。
然后，对仍然露出的栅极接触槽4652执行最终栅极接触蚀刻 工艺。该蚀刻工艺可以是诸如RIE工艺的各向异性蚀刻。可以4丸4亍 最终栅极接触蚀刻处理以露出栅极介电层2824的上表面，从而形 成最终棚^U妄触槽4752。
图48A和图48B示出了才艮据本发明实施例的NAND闪存装置 的一部分在其制造过程的第五阶,殳处沿图42的剖面线C-C'(图 48A )以及剖面线D-D'(图48B )的截面图4800和4850。
随后，可选地对晶体管的源/漏结进行离子注入。然后，可以形 成分隔物(未示出)(例如，由氧化硅制成)，并执行进一步的离子 注入处理以形成晶体管的源/漏结。4妻下来，沉积金属前介电材剩-4852,随后进行CMP处理以去除过量填充最终栅极接触槽4752的 金属前电介质。
图49A和图49B示出了根据本发明实施例的NAND闪存装置 的一部分在其制造过程的第六阶段处沿图42的剖面线C-C'(图 49A )以及沿剖面线D-D'(图49B )的截面图4900和4950。
*接下来，4吏用光刻工艺沉积和图样化另 一辅助掩#莫4952(例如， 由氮化物、氧化物或由碳制成的硬掩模)，以露出将形成位线*接触 线的区域，并且可以在后续处理中去除该辅助掩模。
图50A和图50B示出了根据本发明实施例的NAND闪存装置 的一部分在其制造过程的第七阶^殳处沿图42的剖面线C-C'(图 50A)以及剖面线D-D'(图50B)的截面图5000和5050。
然后，在辅助掩才莫4952的露出区域中，l吏用诸如RIE处理的 蚀刻处理去除第三导电层2836、第四导电层2838、第一金属层2840 和第二金属层2842的材料。在本发明的一个实施例中，各向异性 蚀刻处理停止在耦合介电区的上表面(例如，上部氧^f乜物层2834 的上表面)处。
利用诸如CVD工艺或PVD工艺的沉积处理以诸如氧化物(例 如，氧化硅)或氮化物(例如，氮化硅)的介电材料5052来填充 和过量填充如此形成的凹陷。
图51A和图51B示出了根据本发明实施例的NAND闪存装置 的一部分在其制造过程的第八阶4殳处沿图42的剖面线C-C'(图 51A)以及剖面线D-D'(图51B)的截面图5100和5150。然后，在应当形成^f立线^妄触线的区域中，形成4妄触槽(例力口，
利用诸如RIE工艺的各向异性蚀刻)，其中，接触槽足够深以露出 耦合介电区的上表面部分(例如，上部氧化物层2834的上表面部 分)。然后，以诸如鵠或铜的导电材料5152来填充这些接触^f曹。
图52A和图52B示出了根据本发明实施例的NAND闪存装置 的一部分在其制造过程的第九阶段处沿图42的剖面线C-C'(图 52A)以及剖面线D-D'(图52B)的一黄截面^L图5200和5250。
在后续处理中，沉积并图样化第一金属化平面(也称作M0) 的金属5202,从而形成诸如形成位线接触线的导体路径5252。
图53A和图53B示出了才艮据本发明又一实施例的NAND闪存 装置的一部分沿图27的剖面线A-A'(图53A)以及剖面线D-D'(图 53B )的4黄截面—见图5300和5350。
该实施例类似于图27所示的NAND闪存装置2700，因》匕，下 面将仅描述根据该实施例的NAND闪存装置5300相比于图27所示 的NAND闪存装置2700的唯一不同。
NAND闪存装置5300与图27所示的闪存装置2700的不同之 处在于浮栅区在这种情形下仅包括一个导电层，例如，第一导电层 2826。其他元件与NAND闪存装置2700的元件相同。此外，制造 工艺与上述参照图31A和图31B至图39A和图39B的对应工艺相 同。
应该指出，上述实施例可以冲目互组合。如上所述，在本发明的不同实施例中，提供了具有自对准多选 择栅极的规则排列的共享位线方案，该自对准多选择栅极通过才其盘 接触交替接触至两个或多个导电选择线。
在本发明的一个实施例中，在自对准浮栅多晶石圭(通常，例如 浮栅区)和控制栅多晶硅(通常，例如控制栅区)之间设置棋盘接 触。
此夕卜，在本发明的一个实施例中，棋盘接触可以4皮设置在两个 自对准浮栅多晶硅区和控制4册多晶石圭区的顶部，从而使位接触部的 间^巨变纟寻宽^^。
在本发明的另 一实施例中，可以在自对准浮栅多晶硅至第 一金
属化平面(M0)的导体路径之间设置棋盘接触。
图54示出了根据本发明另一实施例的NAND闪存装置的一部 分沿图27的剖面线A-A'的截面图5400。图55示出了根据本发明 另一实施例的NAND闪存装置的一部分沿图27的剖面线B-B'的截 面图5500。图56示出了根据本发明另一实施例的NAND闪存装置 的一部分沿图27的剖面线C-C'的截面图5600。
该实施例类似于图28、图29和图30所示的NAND闪存装置 2700的实施例，因此，下面将描述^4居图54、图55和图56所示 的该实施例的NAND闪存装置2700的实施例相比于在图28、图29 和图30中所示的NAND闪存装置2700的"长一不同。
在该实施例中，存々者单元^皮配置为电荷捕获存^f诸单元而不是在 图28、图29和图30所示的实施例中的浮栅存储单元。在本发明的实施例中，可以选择设置在栅极介电层上的棚-才及层 的材料，作为在所使用的制造过程中可用的导电材料。在本发明的
实施例中，设置在栅极介电层上的栅极层的材料可以是诸如w、
TaN、 WN、导电碳或掺杂多晶硅(p+掺杂的多晶硅(例如，以碳 重度掺杂，BF2或铟的多晶硅))的金属。
如图54所示，在伪字线的结构中以及在字线(例如，字线2734 ) 的结构中，图28、图29和图30所示的实施例的隧道介电层(例如， 隧道氧化物层)2804被电荷捕获结构替代为如上所述的电荷捕获层 堆叠。在本发明的一个实施例中，电荷捕获结构可以包括三个介电 层(例如，在4于底2802上或上方的底部氧化物层(例如，由氧4匕 硅制成)5402、在底部氧化物层5402上或上方的氮化物层(例如， 由氮化^圭制成)5404、以及在氮化物层5404上或上方的上部氧化 物层(例如，由氧化石圭或氧化铝制成)5406)的层堆叠。可以看出 的另一不同在于在伪字线和字线结构的层堆叠中省略了(更具体地 是去除了 )耦合介电区(例如，包4舌底部氧化物层2810、氮化物层 2812和上部氧化物层2814 )。
jJ:匕外，在第一^f立线选择线DSG1 2746和第二^f立线选择线DSG2 2748与存储单元带的交叉点处的结构中，栅极介电层(例如，棚-才及 氧化物层)2824还可以祐:诸如上述电荷捕获层堆叠的电荷捕获结构 替代。在本发明的一个实施例中，电荷捕获结构可以包括三个介电 层(例如，在衬底2802上或上方的底部氧化物层(例如，由氧化 硅制成)5408、在底部氧化物层5408上或上方的氮化物层(例如， 由氮化石圭制成)5410、以及在氮化物层5410上或上方的上部氧化 物层(例如，由氧化石圭或氧化铝制成)5412 )的层堆叠。应该指出， 在本发明的可替换实施例中，第一位线选择线DSG1 2746和第二位 线选择线DSG2 2748结构中的电荷捕获结构可以被单个氧化物层 (例如，诸如栅极氧化物层的栅极介电层)2824替代。该制造工艺类似于图28、图29和图30所示的NAND闪存装 置2700的实施例，它们的不同之处在于在形成接触孔2852的过程 中使用了不同的掩模，因此，不仅形成了 ONO穿透孔，而且在这 种情况下基本全部去除了在伪字线和字线结构中的耦合栅极区。
图57示出了根据本发明另一实施例的NAND闪存装置的一部 分沿图42的剖面线C-C'的截面图5700。
该实施例类似于图42至图53B所示的NAND闪存装置4200 的实施例，因此，下面将^f又描述4艮据图57所示的该实施例的NAND 闪存装置2700的实施例相比于图42至图53B所示的NAND闪存 装置2700的实施例的不同。
在该实施例中，存々者单元^皮配置为电荷捕获存々者单元而不是在 图42至图53B中的浮4册存4诸单元。
因此，在本发明的该实施例中，图42至图53B所示实施例的 隧道介电层(例如，隧道氧化物层)2804和栅才及介电层(例如，才册 极氧化物层)2824被电荷捕获结构替代为如上所述的电荷捕获层堆 叠。在本发明的一个实施例中，电荷捕获结构可以包括三个介电层 (例如，在衬底2802上或上方的底部氧化物层(例如，由氧4匕石圭 制成)5702、在底部氧化物层5702上或上方的氮化物层(例如， 由氮化硅制成)5704、以及在氮化物层5704上或上方的上部氧化 物层(例如，由氧化硅或氧化铝制成)5706 )的层堆叠。
图58示出了根据本发明另一实施例的NAND闪存装置的一部 分沿图42的剖面线C-C'的截面图5800。
如图58所示，在本发明的一个实施例中，在制造过程期间可 以省略(例如，还可以去除(例如，蚀刻))包括多个介电层(例^口， i者^口底部氧4匕净勿层2830、 t/f匕净勿层2832禾口上部氧4b净勿层2834 的三个介电层)的堆叠的耦合介电区。
图59示出了根据本发明另一实施例的包括开关结构5900 (例 如，局部开关结构5900)的一部分的俯视图。
开关结构5卯0包括分别连接至多个存储单元(图59中未示出) 的多个相邻的导电线5902。这些存4诸单元可以是任4可类型，例:fe口， 上述类型中的一种。导电线5902可以是位线，例如，埋置位线。
如图59所示，开关结构5900进一步包4舌用于选择各导电线 5902的多条选择线。在本发明的一个实施例中，提供了跨过多条导 电线5卯2中所有导电线的三条选择线，例如，第一选择线5904、 第二选4奪线5906、和第三选择线5908。此外，可以提供多个开关 元件，其中，第一开关元件连接至沿导电线5902的第一导电线布 置的第一存储单元，第二开关元件可以连接至沿位于第一导电线附 近的第二导电线布置的第二存储单元，以及第三开关元件可以连4妾
至沿位于第二导电线附近的第三导电线布置的第三存储单元。第一 导电线、第二导电线和第三导电线都电连接至多个"t妄触部5910的 同一/>共^妄触部5910,其纟夸在以下详细描述。第一开关元件包才舌 控制棚4及区5912,其具有在第一选4奪线5卯4、第二选择线5906和 第三选择线5908的一部分之下或之上的部分，其中，控制棚4及区 5912沿第一导电线延伸。第二开关元件还包4舌控制棚-极区5912， 其具有在第一选择线5904、第二选择线5906和第三选择线5908的 一部分之下或之上的部分，其中，4空制棚-才及区5912沿第二导电线 延伸。第三开关元件还包括控制栅极区5912,其具有在第一选择 线5904、第二选择线5906和第三选择线5908的一部分之下或之上 的部分，其中，控制棚4及区5912沿第三导电线延伸。从而，在本 发明的实施例中，与开关结构中的传统控制棚-才及相比，控制4册才及 5912具有至少增加了三倍的棚4及长度。开关结构5900还可以包括多个接触部5910,其中，每个4妄触 部5910都被设置为使三个导电线5卯2与另一导电结构(例如，金 属导电结构)电接触，其中，另一导电结构可以设置在集成电^各中 的开关结构5900之上或之下的另一制造平面中(例如，在金属化 平面中)。
此夕卜，开关接触部5914被设置为接触每三条导电线5卯2中相 应一条的相应4空制棚4及区5912。
/人而，可以为每三条相邻的导电线5902提供三乘三的局部开 关矩阵。
图60示出了根据本发明实施例的NAND闪存装置6000的一 部分的^府一见图。
如图60所示，NAND闪存装置6000的一部分可以包括在氧化 物:t真充的ST1隔离区6010、 6012、 6014之间的直的有源区的多个 NAND存々者单元带6002、 6004、 6006、 6008;以及多条字线和选择 才册才及，遍布该有源区并以晶体管的形式(例如，以诸如场效应管的 金属氧化物半导体(MOS)晶体管的形式)形成各存储单元和选择 栅。选择栅经由位线选择线(例如，第一位线选"t奪线6016和第二 位线选择线6018)彼此连接。除了下面将详细描述的位线接触部 6020、 6022的布置以外，NAND闪存装置6000可以包括与才艮才居之 前描述实施例的NAND闪存装置相同的部件，因此不再对其进4亍描 述。在本发明的一个实施例中，位线接触部6020、 6022的布置可 以4皮选择，以^f吏每两个相邻的NAND存储单元带6002、 6004、 6006、 6008的位线4妄触部4皮此电(例如，欧姆)连才妄(例如，短路)，乂人 而形成各(横向的)"双倍大小"(例如，具有3F的宽度)的位线 4妄触部6020、 6022,其中，每个4立线接触部6020、 6022都4妄触两 个相邻的NAND存4诸单元带6002、 6004、 6006、 6008。位线4妄触
76部6020、 6022依次4皮此隔离并且它们以通过NAND存4诸单元带 6002、 6004、 6006、 6008的电-危方向(即，垂U也，见图60)才目 对于4皮此偏移。在本发明的一个实施例中，该偏移是位线4妄触部 6020、 6022的至少半个宽度，因此，没有4立线4妄触部6020、 6022 的横向重叠，换言之，使得在沿位线选择线的电流方向上没有重叠。
此外，图60示出了常开开关元件6024,其以与上述参照图27 描述的方法相同的方法形成。
因此，示例性地，根据本发明的实施例提供了位线接触部6020、 6022的成^t的才其盘式布置。ot匕夕卜，示例性;也，4立线4妾触部6020、 6022以交4昔方式;f皮jMi相只t布置。
根据本发明的该实施例，可以实现宽松的位线接触间距。此夕卜， 还可以实现工艺复杂性的降低，这是由于可以直接印刷位线接触部 而不是使用间距碎片(pitchfrag)工艺。
根据本发明的该实施例的位线接触部布置可以应用于上述任 4可实施例。
图61A至图61F示出了根据本发明实施例的NAND闪存装置 的位线接触部在其制造过程的不同阶段处的俯一见图。
在本发明的一个实施例中，在隔离材料6108 (例如，诸如氧化 硅的氧化物或诸如氮化硅的氮化物)上将线6102 (例如，由光刻胶 或由硬掩模材料(例如，氧化物、氮化物或-友)制成)沉积(例如， 印刷)为具有第一宽度W1 6104 (见图61A中的结构6100)。第一 宽度Wl 6104处于约120 nm至约170 nm的范围内(例如，处于约 130nm至约150nm的范围内(例3。，约144nm))。在本发明的一 个实施例中，第一宽度Wl 6104为4F。例如，在相应的两条线6102之间的最短距离Dl 6106为4F (即， 一个实例中为约108nm)，其 中，可用工艺的F为36nm。
然后，使用另一辅助掩模(例如，诸如由氮化物、氧化物或碳 制成的硬掩模)将线6102变细为具有第二宽度W2 6114 (见图61B 中的结构6110)细线6112，其中，第二宽度W2 6114可以处于约 90 nm至约120 nm的范围内(例3口，处于约100 nm至约110 nm的 范围内(例如，108 nm))。在本发明的一个实施例中，第二宽度 W2 6114为3F。在相应的两条细线6112之间的最短距离D2 6116 为5F(即， 一个实例中的约190nm),其中，可用工艺的F为36 nm。
然后，如图61C中的结构6120所示，形成完全包围细线6112 的间隔物6122。间隔物6122可以由诸如氧化^ 圭的氧化物或"i者如氮 化硅的氮化物形成，并且可以具有约30 nm至约40 nm范围内的间 隔物厚度(例如，约36 nm的间隔物厚度)。在本发明的一个实施 例中，间隔物6122可以具有1F的厚度。4妄下来，去除选作间隔物 6122的细线6112，从而在由间隔物6122形成的矩形独立式结一勾中 露出隔离材泮牛6108 (例如，氧化物)的上表面。
接下来，在一个实施例中，使用掩模6132提供光刻工艺，露 出其中应形成位线接触部的集成电路的那些区域6134 (见图61D 中的结构6130)。然后，使用掩模6132和间隔物6122作为蚀刻掩 模去除隔离材料6108 (例如，氧化物)。如下将详细描述的，在衬 垫材冲牛6142上4亭止蚀刻工艺(见图61E中的结构6140)。
然后，去除间隔物6122, 乂人而露出在露出的坤于垫才才冲+6142部 分之间的隔离材料6108的部分(见图61F中的结构6150)。图62示出了根据本发明实施例的NAND闪存装置的位线接触 部在其制造过程的第一阶革殳处沿图60的剖面线A-A'的截面图 6200。
图62示出了 NAND存寸诸单元带6004、 6006、 6008以及STI P鬲离区6010、 6012、 6014。 jt匕夕卜，^J"塾层6202 i殳置在NAND存4诸 单元带6004、 6006、 6008和STI P鬲离区6010、 6012、 6014的上表
面上或上方。衬垫层6202可以由可对隔离材料6108进行选择性蚀 刻的任何隔离材料制成。在隔离材料为氧化硅的实施例中，衬垫层 6202可以由诸如氮化硅的氮化物制成。衬垫层6202可具有约5 nm 至约20 nm范围内的层厚度(例如，约10nm的层厚度)。隔离材 泮+ 6108 i殳置在4十垫层6202上或上方。如图62所示，在隔离材泮牛 6108上或上方设置图样化的隔离物6122。从而，截面图6200对应 于参照图61D示出和描述的制造阶段。
图63示出了根据本发明实施例的NAND闪存装置的位线接触 部在其制造过^i的第二阶革殳处沿图60的剖面线A-A'的截面图 6300。
然后，如参照图61E所述的，去除隔离材料6108的露出区i戈 (即，未被间隔物6122覆盖的那些隔离材料6108的区域)，从而 露出这些区域中衬垫层6202的上表面，乂人而形成具有约3F槽宽度 TW 6304的槽6302。
图64示出了4艮据本发明实施例的NAND闪存装置的位线4妻触 部在其制造过^^的第三阶^殳处沿图60的剖面线A-A'的截面图 6400。在随后的步骤中，去除4十垫层6202的露出区i或，乂人而露出 NAND存储单元带6004、 6006、 6008以及STI隔离区6010、 6012、 6014的一,^的Ji^面。
图65示出了才艮据本发明实施例的NAND闪存装置的位线4矣触 部在其制造过程的第四阶^殳处沿图60的剖面线A-A'的截面图 6500。
然后，才艮据镶嵌工艺，沉积用于位线接触部6020、 6022的金 属(例如，鴒或4同或铝)，并可以4吏用CMP工艺去除过量i真充沟冲曹 6302的金属。
如图66A和图66B所示，在一些实施例中，可以才莫块形式4吏 用本文中所描述的那些存储装置。在图66A中，示出了存储模块 6600,其中，在衬底6602上布置了一个或多个存储装置6604。存 4诸装置6604可以包括多个存〗诸单元，这些存4渚单元中的每一个都 使用根据本发明实施例的存储元件。存储模块6600还可以包括 一个或多个电子装置6606,其可以包括存4诸器、处理电^各、控制 电路、寻址电路、总线互连电路、或其他电路、或者可以组合到具 有存储装置(例如，存储装置6604)的模块上的电子装置。此外， 存卡者才莫块6600包括多个电连接件6608,其可以用于将存〗诸才莫块 6600连接至包括其他才莫块的其他电子部件。
如图66B所示，在一些实施例中，这些冲莫块将是可堆叠的，以 形成堆叠6650。例如，可堆叠存储^莫块6652可包括布置在可堆叠 衬底6654上的一个或多个存储装置6656。存储装置6656包括利用 才艮据本发明实施例的存<诸元件的存<渚单元。可堆叠存〗诸才莫块6652 还可以包括一个或多个电子装置6658，其可以包括存储器、处理 电路、控制电路、寻址电路、总线互连电路、或其他电路、或者可 以组合到具有存储装置(例如，存储装置6656)的;f莫块上的电子装置。电连接件6660被用于使可堆叠存储模块6652与堆叠6650中
的其他模块或与其他电子装置相连接。堆叠6650中的其他模块可 以包括其他可堆叠的存储模块(类似于上述可堆叠存储模块6652 )， 或其他类型的可堆叠模块(例如，可堆叠处理模块、控制模块、通 信模块、或包括电子部件的其他模块)。
尽管已经参照具体实施例示出并描述了本发明，^f旦是应该理 解，在不背离如所附权利要求限定的本发明的精神和范围的情况 下，本领域的冲支术人员可以进行形式和细节上的各种改变。因此， 本发明的范围由所附权利要求表明，并且旨在包括在权利要求等同 物意义和范围中进行的所有改变。
权利要求
1.一种集成电路，包括多个第一存储单元，沿第一线布置；第一接触部，连接至所述多个第一存储单元；多个第二存储单元，沿第二线布置；第二接触部，连接至所述多个第二存储单元；以及多个开关元件，其中，两个相邻开关元件彼此连接，其中，所述两个相邻开关元件的第一开关元件连接至所述第一接触部以及所述两个相邻开关元件的第二开关元件连接至所述第二接触部，以及其中，所述两个相邻开关元件是相同类型的开关元件。
2. 根据权利要求1所述的集成电路，其中，所述第一存4诸单元和 所述第二存储单元都包括非易失性存储单元。
3. 根据权利要求1所述的集成电路，其中，所述多个第一存储单元包括形成第一存储单元带 的源漏串联连接的存储单元；其中，所述第一接触部连接至串联连接的所述第一存储 单元带的一部分；其中，所述多个第二存储单元包括形成第二存储单元带 的源漏串联连接的存储单元；以及其中，所述第二4妄触部连接至串联连接的所述第二存储 单元带的一部分。
4. 根据权利要求1所述的集成电路, 由所述开关元件的开关特性确定。
5. 根据权利要求4所述的集成电路， 由所述开关元件的控制特性确定。
6. 根据权利要求1所述的集成电路, 括多个晶体管。
7. 根据权利要求6所述的集成电路，4舌多个场岁文应晶体管。其中，所述开关元件的类型 其中，所述开关元件的类型 其中，所述多个开关元件包 其中，所述多个开关元件包
8. 根据权利要求1所述的集成电路，其中，所述多个开关元件中的至少 一个开关元件包4舌常闭开关元件。
9. 才艮据权利要求1所述的集成电路，其中，所述多个开关元件中 的至少一个开关元件包括常开开关元件。
10. 根据权利要求1所述的集成电路，进一步包括第一选择线，用于选择所述多个第一存储单元，所述第 一选择线与所述第一线和所述第二线相交，其中，所述第一选 择线连接至所述第一开关元件以及所述第二开关元件；以及第二选择线，用于选择所述多个第二存储单元，所述第 二选择线与所述第 一线和所述第二线相交；其中，所述多个开关元件进一步包括串联连接至所述第一开关元件的第三开关元件，以及串联连4妄至所述第二开关元 ^牛的第四开关元^f牛，以及其中，所述第二选择线连接至所述第三开关元件以及所 述第四开关元件。
11. 根据权利要求10所述的集成电路，其中，所述第一开关元件和所述第三开关元件是不同类型的开关元件；以及其中，所述第二开关元件和所述第四开关元件是不同类 型的开关元件。
12. 根据权利要求IO所述的集成电路，其中，所述第三开关元件 和所述第四开关元件是相同类型的开关元件。
13. 4艮据4又利要求10所述的集成电路，其中，所述第一开关元件和所述第二开关元件包括常闭 开关元〗牛；以及其中，所述第三开关元件和所述第四开关元件包括常开 开关元件。
14. 根据权利要求1所述的集成电路，进一步包括用于控制所述第 一存储单元和所述第二存储单元的多条控制线。
15. 根据权利要求14所述的集成电路，其中，所述多条控制线与 所述第 一线和所述第二线相交。
16. 根据权利要求15所述的集成电路，其中，所述第一选择线和 所述第二选择线在所述多条控制线与所述第一接触部和所述第二4妄触部之间布置。
17. 才艮据权利要求16所述的集成电路，其中，所述第一选择线和 所述第二选择线基本平行于所述多条控制线布置。
18. 才艮据4又利要求1所述的集成电路，其中，所述第一线和所述第二线具有预定特征尺寸的线间3巨；以及其中，所述第一接触部和所述第二接触部具有至少两倍于所述预定特;f正尺寸的4妄触间距。
19. 根据权利要求1所述的集成电路，其中，所述第一存储单元和 所述第二存储单元都包括电荷储存存储单元。
20. 根据权利要求19所述的集成电路，其中，所述第一存储单元 和所述第二存储单元都包括浮栅存储单元或电荷捕获存储单 元。
21. 根据权利要求1所述的集成电路，其中，所述第一接触部和所 述第二^妄触部相只于于;f皮此布置以z使所述第一4妾触部和所述第二接触部在基本垂直于所述第一线或所述第二线的方向上基本没有重叠。
22. 根据权利要求1所述的集成电路，进一步包括多个第三存储单元，沿第三线布置；第三^妄触部，连4妄至所述多个第三存^f诸单元；多个第四存储单元，沿第四线布置；第四接触部，连接至所述多个第四存储单元；第二组多个开关元件，其中，两个相邻开关元件^:此连 接，其中，所述两个相邻开关元件的第三开关元件连接至所述 第三4妄触部以及所述两个相邻开关元4牛的第四开关元4牛连4妄 至所述第四接触部，其中，所述第三开关元件和所述第四开关 元件是不同于第一类开关元件的第二类开关元件；多个第五存储单元，沿第五线布置；第五^妄触部，连4妾至所述多个第五存^f诸单元；多个第六存储单元，沿第六线布置；第六4妄触部，连4妾至所述多个第六存<诸单元；以及第三组多个开关单元，其中，两个相邻的开关元^N皮此 连接，其中，所述两个相邻开关元件的第五开关元件连接至所 述第五4妄触部以及所述两个相邻开关元件的第六开关元4牛连 4妄至所述第六接触部，其中，所述第五开关元件和所述第六开 关元件为所述第一类开关元件。
23. —种具有开关区的集成电i 各，其中，所述开关区包4舌第一组多个开关元件，其中，两个相邻开关元4牛;波此连 接，其中，所述两个相邻开关元件的第一开关元件连4妄至第一 存储单元的第一接触部以及所述两个相邻开关元件的第二开 关元件连接至第二存储单元的第二接触部，其中，所述第一开 关元件和所述第二开关元件为第一类开关元件；第三组多个开关元件，邻近于所述第一组多个开关元件， 其中，两个相邻开关元件彼此连接，其中，所述两个相邻开关 元件的第五开关元件连4矣至第五存4诸单元的第五4妄触部以及 所述两个相邻开关元件的第六开关元件连接至第六存储单元 的第六接触部，其中，所述第五开关元件和所述第六开关元件 为所述第一类开关元件；以及第二组多个开关元件，布置在所述第一组多个开关元件 和所述第三组多个开关元件之间，其中，两个相邻开关元件独: 此连接，其中，所述两个相邻开关元件的第三开关元件连接至 第三存储单元的第三接触部以及所述两个相邻开关元件的第四开关元件连4妄至第四存^t单元的第四4妄触部，其中，所述第 三开关元件和所述第四开关元件为不同于所述第一类开关元 件的第二类开关元件。
24. —种用于制造集成电if各的方法，所述方法包4舌沿第 一 线形成多个第 一存储单元；形成连接至所述多个第 一存储单元的第 一接触部；沿第二线形成多个第二存储单元；形成连接至所述多个第二存储单元的第二接触部；以及形成多个开关元件，其中，两个相邻开关元件;波此连4妄， 其中，所述两个相邻开关元件中的第一开关元件连接至所述第一4妾触部以及所述两个相邻开关元件的第二开关元件连4妄至 所述第二^妄触部，以及其中，所述两个相邻开关元4牛为相同类 型的开关元件。
25. 才艮据详又利要求24所述的方法，其中，所述第一存4渚单元和所 述第二存储单元都;^皮形成为非易失性存储单元。
26. 根据权利要求24所述的方法，其中，所述多个第一存储单元被源漏串联连接，以形成 第一存储单元带；其中，所述第一接触部接触串联连接的所述第一存储单 元带的一部分；其中，所述多个第二存储单元被源漏串联连接，以形成 第二存储单元带；以及其中，所述第二接触部接触串联连接的所述第二存储单 元带的一部分。
27. 根据权利要求24所述的方法，其中，所述多个开关元件的至 少一个开关元4牛:故形成为常开开关元4牛。
28. 才艮据权利要求24所述的方法，进一步包括形成用于控制所述 第 一存储单元和所述第二存储单元的多条控制线。
29. 根据权利要求28所述的方法，其中，使用相同的制造工艺形 成所述多条控制线和所述多个开关元件。
30. 根据权利要求28所述的方法，其中，所述多条控制线和所述 多个开关元件同时形成。
31. —种用于制造集成电路的方法，所述方法包括形成第一组多个开关元件，其中，两个相邻开关元件彼 此连接，其中，所述两个相邻开关元件的第一开关元件连接至 第 一存4诸单元的第一4矣触部以及所述两个相邻开关元件的第 二开关元件连接至第二存储单元的第二接触部，其中，所述第 一开关元件和所述第二开关元件为第一类开关元件；邻近于所述第一组多个开关元件形成第三组多个开关元 件，其中，两个相邻开关元件;波此连4妻，其中，所述两个相邻 开关元件的第五开关元件连4姿至第五存々者单元的第五4妄触部 以及所述两个相邻开关元件的第六开关元件连接至第六存储单元的第六4妄触部，其中，所述第五开关元件和所述第六开关 元件为所述第一类开关元件；以及形成第二组多个开关元件，布置在所述第一组多个开关 元件和所述第三组多个开关元件之间，其中，两个相邻开关元 件彼此连接，其中，所述两个相邻开关元件的第三开关元件连 4矣至第三存々者单元的第三4lr触部以及所述两个相邻开关元件 的第四开关元件连接至第四存储单元的第四接触部，其中，所述第三开关元件和所述第四开关元件为不同于所述第一类开 关元件的第二类开关元件。
32. —种存储模块，包括多个集成电路，被布置为模块，其中，所述多个集成电 ^^中的至少一个集成电^各包括多个第一存储单元，沿第一线布置；第一接触部，连接至所述第一线的一部分；多个第二存储单元，沿第二线布置；第二4妄触部，连4妄至所述第二线的一部分；以及多个开关元件，其中，两个相邻开关元件-波此连4妄， 其中，所述两个相邻开关元件的第一开关元件连接至所 述第一4妾触部以及所述两个相邻开关元4牛的第二开关元 件连4妄至所述第二4妄触部，以及其中，所述两个相邻开 关元件是相同类型的开关元件。
33. 根据权利要求32所述的存储模块，其中，所述存储模块是可 堆叠的存储模块，其中，所述多个集成电路中的至少一些相互 堆叠。
34. —种计算系统，包才舌处理设备；输入设备，连接至所述处理设备；输出设备，连接至所述处理设备；以及存4渚单元布置，连接至所述处理设备，所述存^f诸单元布 置包括多个第一存储单元，沿第一线布置； 第一接触部，连接至所述多个第一存储单元； 多个第二存储单元，沿第二线布置；第二接触部，连接至所述多个第二存储单元；以及多个开关元件，其中，两个相邻开关元件;波此连接， 其中，所述两个相邻开关元件的第一开关元件连4妄至所 述第一4妄触部以及所述两个相邻开关元件的第二开关元 件连4妄至所述第二4妾触部，以及其中，所述两个相邻开 关元件是相同类型的开关元件。
35. —种集成电路，包4舌多个第一存储单元，沿第一线布置； 多个第二存储单元，沿第二线布置；多个开关元件，其中，第一开关元件连接至所述多个第 一存储单元，以及第二开关元件连接至所述多个第二存储单 元；第一选择线，与所述第一线和所述第二线相交，用于选 择所述多个第一存储单元；以及第二选择线，与所述第一线和所述第二线相交，用于选 择所述多个第二存储单元；其中，所述第一开关元件包括控制栅区，所述控制栅区 包括与所述第一选择线重叠的部分和与所述第二选择线重叠 的部分。
36. 根据权利要求35所述的集成电路，其中，所述控制栅区沿所 述第一线延伸。
37. 根据权利要求35所述的集成电路，其中，所述第二开关元件 包括控制栅区，所述控制栅区包括与所述第一选择线重叠的部 分和与所述第二选择线重叠的部分。
38. 根据权利要求37所述的集成电路，其中，所述控制栅区沿所 述第二线延伸。
39. 根据权利要求35所述的集成电路，其中，所述第一存储单元 和所述第二存储单元都包括非易失性存储单元。
40. 根据权利要求35所述的集成电路，其中，所述多个第一存储单元被源漏串联连接，以形成 第一存储单元带；以及其中，所述多个第二存卡者单元^皮源漏串联连4妄，以形成 第二存储单元带。
41. 根据权利要求35所述的集成电路，其中，所述多个开关元件 包括晶体管。
42. 根据权利要求41所述的集成电路，其中，所述多个开关元件 包括场效应晶体管。
43. 根据权利要求42所述的集成电路，其中，所述第一开关元件 或所述第二开关元件具有浮4册结构，所述浮4册结构包4舌隧道电介质；浮栅，设置在所述隧道电介质上方作为所述控制片册区； 控制4册电介质，-没置所述浮4册上方；以及 控制栅，设置所述控制栅电介质上方。
44. 根据权利要求35所述的集成电路，进一步包括用于控制所述 第 一存储单元和所述第二存储单元的多条控制线。
45. 根据权利要求44所述的集成电路，其中，所述多条控制线与 所述第 一线和所述第二线相交。
46. 根据权利要求44所述的集成电路，其中，所述第一选择线和 所述第二选择线在所述多条控制线之间布置，以及一个第一接触部连接至所述多个第 一存储单元，且一个第二接触部连4妾至所述多个第二存储单元。
47. 根据权利要求46所述的集成电路，其中，所述第一选择线和 所述第二选择线基本平行于所述多条控制线布置。
48. 根据权利要求35所述的集成电路，其中，所述第一存储单元 和所述第二存4诸单元都包^"电荷储存存<渚单元。
49. 根据权利要求48所述的集成电路，其中，所述第一存4诸单元 和所述第二存储单元都包4舌浮栅存储单元或电荷捕获存^f诸单 元。
50. 根据权利要求35所述的集成电路，其中，所述第一线为第一 存储单元带的一部分，以及所述第二线为所述第二存储单元带 的一部分。
51. 根据权利要求35所述的集成电路，其中，所述第一开关元件 的所述控制4册区和所述第二开关元件的所述控制栅区是对于 所述第一线和所述第二线的自对准控制4册区。
52. 根据权利要求35所述的集成电路，其中，所述第一开关元件 的所述控制栅区和所述第二开关元件的所述控制栅区具有基 本相同的才册极长度。
53. 根据权利要求35所述的集成电路，进一步包括第一选择线接触部，使所述第一选择线与所述第一开关 元件的所述控制4册区相连4^;以及第二选择线接触部，使所述第二选"^奪线与所述第二开关 元件的所述控制4册区相连4妄。
54. 才艮据4又利要求53所述的集成电路，其中，两个相邻开关元件 彼此连接，其中，所述两个相邻开关元件的第一开关元件连接 至所述第一选择线4妄触部以及所述两个相邻开关元件的第二 开关元件连4妄至所述第二选4奪线接触部，以及其中，所述两个 相邻开关元件是相同类型的开关元件。
55. 根据权利要求53所述的集成电路，其中，所述第一选4奪线接 触部和所述第二选4奪线接触部与金属化平面的传导结构直4妾 连接。
56. 根据权利要求35所述的集成电路，进一步包括第一4妄触部，用于4妄触所述多个第一存4诸单元；以及 第二4妄触部，用于4妄触所述多个第二存4诸单元。
57. 根据权利要求56所述的集成电路，进一步包括多个第三存储单元，沿邻近于所述多个第一存储单元的 第三线布置；多个第四存储单元，沿邻近于所述多个第二存储单元的 第四线布置；其中，所述第一接触部连接至所述多个第一存储单元和 所述多个第三存4诸单元；以及其中，所述第二4妻触部连接至所述多个第四存储单元和 所述多个第二存储单元。
58. 才艮据权利要求57所述的集成电路，其中，所述第一接触部和 所述第二^妻触部^皮布置为相互对黄向偏离。
59. 根据权利要求35所述的集成电路，其中，所述开关元件的所述控制4册区为浮4册区；以及其中，每个所述开关元件还包括附加控制4册区，该附加 控制栅区电连接至对应的浮栅区。
60. 根据权利要求46所述的集成电路，其中，所述第一接触部和 所述第二接触部相对于彼此布置，以使所述第一接触部和所述 第二接触部在基本垂直于所述第一线或所述第二线的方向上 基本没有重叠。
61. —种集成电3各，包4舌存储单元区，包括多个非易失性存储单元组，其中，每 个所述非易失性存储单元组都沿相应线布置；多个接触部，每个接触部都连接至相应的非易失性存储 单元组；多条选择线，与所述线相交；以及多个开关元件，其中，所述多个开关元件连接至相应的 非易失性存储单元组，其中，每个4妾触部都连4妾至相应的选4奪线，以在所述多 个接触部和所述多条选择线之间设置规则交替的连接图样。
62. 根据权利要求61所述的集成电路，其中，每个接触部都连接 至相应得选择线，以使相应邻近接触部都与不同的选择线相连 接。
63. 根据权利要求61所述的集成电路，其中，所述线基本4皮此平 行。
64. —种用于制造集成电i 各的方法，所述方法包"^舌形成沿第一线布置的多个第一存储单元；形成沿第二线布置的多个第二存储单元；形成多个开关元件，其中，第一开关元件连接至所述第 一存储单元，以及第二开关元件连接至所述第二存储单元；形成与所述第一线和所述第二线相交的第一选择线；以及形成与所述第 一线和所述第二线相交的第二选择线；其中，形成所述第一开关元件，以-使所述第一开关元件 包括控制栅区，所述控制栅区包括与所述第 一选择线重叠的部 分和与所述第二选^t奪线重叠的部分，其中，所述控制栅区沿所 述第一线延伸；其中，形成所述第二开关元件，以使所述第二开关元件 包括控制^fr区，所述控制^J^区包括与所述第一选"t奪线重叠的部 分和与所述第二选择线重叠的部分，其中，所述控制栅区沿所 述第二线延伸。
65. 根据权利要求64所述的方法，其中，所述第一存储单元和所 述第二存储单元被形成为非易失性存储单元。
66. 才艮据权利要求64所述的方法，其中，所述多个第一存储单元被源漏串联连接，以形成第一存储单元带；其中，所述多个第二存储单元被源漏串联连接，以形成 第二存储单元带。
67. 根据权利要求64所述的方法，进一步包括形成用于控制所述 第一存储单元和所述第二存储单元的多条控制线。
68. 才艮据4又利要求67所述的方法，其中，所述第一选4奪线和所述 第二选择线被布置在所述多条控制线之间，以及一个第一4妻触 部连4妄至所述多个第 一存4诸单元，且一个第二4妄触部连4妄至所 述多个第二存储单元。
69. 才艮据权利要求64所述的方法，其中，所述第一开关元件的所 述控制4册区和所述第二开关元件的所述控制4册区被形成为自 只于准4空制4册区。
70. 根据权利要求69所述的方法，其中，所述第一开关元件的所 述控制栅区和所述第二开关元件的所述控制栅区被形成为相 对于所述第一线和所述第二线自对准。
71. 根据权利要求64所述的方法，其中，形成所述第一开关元件 的所述控制栅区和所述第二开关元件的所述控制栅区，以z使其 具有基本相同的棚4及长度。
72. 才艮据纟又利要求64所述的方法，进一步包4舌形成用于使所述第 一选4奪线与所述第 一开关元件的所述 控制4册区相连接的第一选择线接触部；以及形成用于使所述第二选择线与所述第二开关元件的所述 控制栅区相连接的第二选择线接触部。
73. —种用于制造集成电路的方法，所述方法包才舌形成存储单元区，所述存储单元区包括多个非易失性存 储单元组，其中，每个非易失性存储单元组都包括多个非易失 性存储单元，其中，每个非易失性存储单元组都沿相应线布置；形成多个接触部，每个"f妻触部都连接至相应的非易失性 存储单元组；形成与所述第一线和所述第二线相交的多条选冲奪线；以及形成多个开关元件，其中，所述多个开关元件连4妄至相 应的非易失性存储单元组；其中，每个接触部都连接至相应的选择线，以在所述多 个接触部和所述多条选择线之间设置规则交替的连接图样。
74. —种存储模块，包括多个集成电路，被布置为模块，其中，所述多个集成电 路中的至少一个集成电路包括多个第一存储单元，沿第一线布置； 多个第二存储单元，沿第二线布置；多个开关元件，其中，第一开关元件连接至所述多 个第一存储单元，以及第二开关元件连接至所述多个第 二存储单元；第一选择线，与所述第一线和所述第二线相交；以及第二选择线，与所述第一线和所述第二线相交；其中，所述第一开关元件包括控制栅区，所述控制 ^fr区包括与所述第一选^^线重叠的部分和与所述第二选 择线重叠的部分，其中，所述控制栅区沿所述第一线延伸；其中，所述第二开关元件包括控制栅区，所述控制 栅区包括与所述第 一选择线重叠的部分和与所述第二选 择线重叠的部分，其中，所述控制栅区沿所述第二线延 伸。
75. 根据权利要求74所述的存储模块，其中所述存储模块是可堆 叠的存储模块，在所述存储模块中，所述多个集成电路中的至 少一些相互堆叠。
76. —种计算系统，包4舌处理设备；输入设备，连接至所述处理设备；输出设备，连4妄至所述处理设备；以及存储单元布置，连接至所述处理设备，所述存储单元布 置包括多个第一存储单元，沿第一线布置； 多个第二存储单元，沿第二线布置；多个开关元件，其中，第一开关元件连接至所述第 一存储单元以及第二开关元件连接至所述第二存储单元；第一选择线，与所述第一线和所述第二线相交； 第二选择线，与所述第一线和所述第二线相交；其中，所述第一开关元件包括控制栅区，所述控制 栅区包括与所述第一选择线重叠的部分和与所述第二选 择线重叠的部分，其中，所述控制栅区沿所述第一线延伸；其中，所述第二开关元件包括控制栅区，所述控制 栅区包括与所述第一选择线重叠的部分和与所述第二选 择线重叠的部分，其中，所述控制栅区沿所述第二线延 伸。
77. —种集成电^各，包括多个第一存储单元，沿第一线布置； 第一接触部，接触所述多个第一存储单元； 多个第二存储单元，沿第二线布置；以及 第二4妄触部，4矣触所述多个第二存4诸单元；其中，所述第一4#触部和所述第二4妾触部相对于4皮此#皮 布置，以〗吏所述第一4妄触部和所述第二4妄触部在基本垂直于所 述第一线或所述第二线的方向上基本没有重叠。
78. 根据权利要求77所述的集成电路，其中，所述多个第一存4诸单元#皮源漏串写关连4妄，以形成 第一存储单元带；其中，所述第一接触部接触串联连接的所述第一存储单 元带的一部分；其中，所述多个第二存储单元被源漏串联连接，以形成 第二存^f诸单元带；以及其中，所述第二接触部接触串联连接的所述第二存储单 元带的一部分。
79. —种集成电if各，包4舌多个第一存储单元，沿第一线布置； 多个第二存储单元，沿第二线布置；第一接触部，连接至所述多个第一存储单元和所述多个 第二存储单元；多个第三存储单元，沿第三线布置；多个第四存储单元，沿第四线布置；以及第二接触部，连接至所述多个第三存储单元和所述多个 第四存^f诸单元；其中，所述第一4妄触部和所述第二"l妄触部^皮相对于;f皮此 布置，以-使所述第一4妄触部和所述第二4妾触部在基本垂直于四 条线中的至少一条线的方向上基本没有重叠。
80. 根据权利要求79所述的集成电路，进一步包括第一组多个开关元件，其中，两个相邻开关元件;波此连 接，其中，所述两个相邻开关元件的第一开关元件连接至所述第一4妄触部以及所述两个相邻开关元件的第二开关元件连4妄 至所述第二接触部，其中，所述第一开关元件和所述第二开关 元件为第一类开关元件；以及第二组多个开关元件，其中，两个相邻开关元件;波此连 接，其中，所述两个相邻开关元件的第三开关元件连接至所述 第三接触部以及所述两个相邻开关元件的第四开关元件连接 至所述第四接触部，其中，所述第三开关元件和所述第四开关 元件为不同于所述第一类开关元件的第二类开关元件。
全文摘要
本发明的实施例大体涉及集成电路、制造集成电路的方法、存储模块、以及计算系统。
文档编号H01L21/8247GK101308852SQ20081009813
公开日2008年11月19日 申请日期2008年5月15日 优先权日2007年5月15日
发明者克劳斯·克诺布洛奇, 克里斯托夫·弗里德里希, 多里斯·凯特尔-舒尔茨, 德特勒夫·里希特, 扬·古切, 斯特芬·迈尔, 格特·克伯尼克, 米夏埃尔·施佩希特, 约瑟夫·威勒, 肯尼·瓦赞, 艾克·鲁特科夫斯基, 迪尔克·曼格, 霍尔格·莫勒 申请人:奇梦达闪存有限责任公司;奇梦达股份公司