专利名称：半导体集成电路的制作方法
技术领域：
本发明涉及半#集成电路，特别是涉及具有静电破坏保护元件的半导体集成电路。
背景技术：
以往，在半，i^电路中设置着用于保护内部电路不受静电破坏的静电破坏
保护元件。作为静电破坏保护元件，已知使用了双极晶体管、二极管或MOS晶体管， 与焊盘(pad)连接，即与连接在内部电路，JU^卜部^o输入信号，或者 。来自 上述内部电路的输出信号的电极连接。若对该焊盘^口过大的噪声脉冲，则静电破 坏保护元件就导通，伴F錄噪声脉冲的电流向电源线iU妄地线流出，从而保护了内 部电路。
再有，关于具有静电破坏保护元件的半*集成电路，在专利文献1、 2中有记载。
专利文献1日^#开2003 - 264238号公报专利文献2日^t寺开2005 -57138号/>4良
发明内容
但是，根据半导体狄电路的图案设计，静电破坏强度下降，并且，还产生了 因为 口到焊盘中的噪声脉沖而引起闭锁(latchap)或内部电路的误动作的问题。
本发明的特44于，具有内部电路，由多个元件形成；焊盘，与所述内部电 路连接，被/"卜部 口输入信号，或者被^>来自所述内部电路的输出信号；静电 破坏保护元件，与所述焊盘连接，用于保护所述内部电路不受静电破坏；第一分离 区域，由半导体层构成，包围所述静电破坏保护元件而形成；以及第二分离区域， 由半导体层构成，将形成所述内部电路的多个元件相互分离，所述第一分离区域的
宽度比所述第二分离区域的M宽。
冲艮据该结构，由于包围静电破坏保护元件而形成的第一分离区域的宽度形成得
很宽，因此，降低了将第一分离区域作为基极区域的寄生双极晶体管的电;;^文大率。这样，能够P艮制^ t焊盘;^o了噪声脉冲时流过寄生双极晶体管的电流，能够提高
静电破坏强度和闭锁强度等。
jtb^卜，上述结构"卜，由于第一分离区域通过金属布线接地，因此，寄生双极 晶体管的基极电位抑制为较低，同时能够向外吸出基极电流，因此，寄生双极晶体 管难以导通，能够进一步提高静电破坏强度和闭锁强度等。
另夕卜，上ii^吉构^卜，由于##电破坏保护元件和第一分离区域一体化而形成 一个静电破坏保护单元，将多个该静电破坏保护单元分别对应配置在多个焊盘，因 此，消除每个焊盘的静电破坏强度和闭锁强度等的偏差，作为半导体集成电路，能 够保证一定的质量。
根据本发明，能够提高半导体集成电路的静电破坏强度和闭锁强度等。此外， 消除静电破坏强度和闭锁强度等的偏差，从而作为半导体集成电路，能够保证一定 的质量。
图1是本发明的第一实施方式的半*集成电路的静电破坏保护单元及其周边 的电^各图。
图2是本发明的第一实施方式的半^集成电路的静电破坏保护单^A其周边 的图案i殳计图(平面图)。
图3是沿图2的X-X线的截面图。
图4是本发明的第二实施方式的半"^集成电路的静电破坏保护单^A其周边 的电^各图。
图5是本发明的第二实施方式的半*集成电路的静电破坏保护单元及其周边 的截面图。
图6是本发明的第三实施方式的半科集成电路的静电破坏保护单itA其周边 的电^各图。
标号说明
1电源线2接地线 3第一NPN型双极晶体管 4第二NPN型双极晶体管
5焊盘 6、 7分离区域 10半"fM^H"底11外狄半科层
13、 19、 25
15、 21、 27 P-层
24电阻元件
30、 31寄生双极晶体管
51第一^及管
61第一MOS晶体管
12、 17、 23 岛区域 14、 16、 20、 22、 28 N +层 18第三NPN型双极晶体管 26、 29 P +层 40寄生晶闸管
62第二MOS晶体管
EC1、 EC2、 EC3静电破坏保护单元
具体实施方式
[第一实施方式]
对本发明的第一实施方式的半导体城电路进行说明。图1是半导体城电路 的一个静电破坏保护单元周边的电路图，图2是静电破坏保护单元周边的概略的图 案诏:计图(平面图)，图3是沿图2的X-X线的截面图。
静电破坏保护单元EC1具有串耳维供给电源电位VCC的电源线1和供给接地 电位GND的接地线2之间的第一NPN型双极晶体管3和第二NPN型双极晶体管4 (本发明的静电破坏保护元件的一例)。这些双极晶体管的发射极和基杉W目互共通连 接，在不翻。噪声脉沖的正常状态下不导通。这些双极晶体管的连接点与焊盘5连 接。焊盘5是与半*城电路的内部电路50连接，JU^卜部;^;。输入信号，或者 口来自上述内部电路50的输出信号的电极。与内部电路50连接着电源线1和接 地线2。 jth^卜，内部电路50中包括输入电路、输出电路、输入输出电路及具有其他 功能的^^种电^各。
第一 NPN型双极晶体管3和第二NPN型双极晶体管4被由P +型的半#层 构成的分离区域6 (本发明的第一分离区域的一例)包围，且与其^feiL件电性分离。 该分离区域6的^lWBl形成为比分离区域7 (本发明的第二分离区域的一例)的 M WB2宽(WB1>WB2),所述分离区域7将形成内部电路50的元件相互分离。
参照图2、 3详细地说明静电破坏保护单元EC1及其周iiiL件的结构，。在图3 中未示出静电破坏保护单元EC1的第二NPN型双极晶体管4,但与第一NPN型双 才及晶体管3同冲羊;^M皮分离区i或6包围着。
在P -型的半^H"底10上形成N -型的外延式半^M^层11 ，该外延式半导 体层11由分离区域6、 7分离成多个岛区域。分离区域6、 7通过将/A^卜延式半导体层11下方的半^H"底io向上方扩散的P +型的下半M层和从外延式半导体层 11的表面向下方扩散的P +型的上半导体层相互重叠成为一体而形成。(上下分离结 构)
然后，在由分离区域6包围的一个岛区域12中形成有第一NPN型双极晶体管 3。在该岛区域12中，在半^#底10与夕卜延式半*层11之间形成着"+型的 ^Aygl3,在夕卜延式半^^层11的表面形成着N +层14和P-层15,在P-层15 中形成着N +层16。这里，N-型的外延式半"f^层ll成为集电极区域，P-层15 成为基才及区域，N +层16成为发射极区域。P-层15 (^^4及区域)和N +层16 (发 射极区域)共通连接，并且接地。N +层14是集电极电极取出用的扩M,焊盘5 通过布线与该N +层14连接。
此外，在岛区域12的左邻的岛区域17中形成有形成内部电路50且为其"卩 分的第三NPN型双极晶体管18。岛区域17由分离区域6、 7包围着。第三NPN型 双极晶体管18的结构与第一NPN型双极晶体管3的结构相同，在半导铜于底10与 外延式半导体层11之间形成N +型的&A层19，在外延式半M层11的表面形成 N +层20和P-层21，在P-层21的中间形成N +层22。这里，N-型的夕卜延式半 导体层ll成为集电极区域，P-层21成为基极区域，N +层22成为发射极区域。在 岛区域17的另一个相邻的岛区域(除了岛区域12以外)中形成着形成内部电路50 的其^it件(包括晶体管、电阻和二极管等)，该岛区域被具有宽度WB2的分离区 i或7包围。
此外 ，在岛区域12的右邻的岛区域23中形成有形成内部电路50且为其一卩 分的电阻元件24。在岛区域23中，也在半^#底IO与外延式半导体层11之间形 成N +型的^v层25。电阻元件24由形成在外延式半导体层11的表面上的电极取 出用的P +层26和形成电阻主体的P -层27构成。此外，在外延式半*层11的 表面形成N +层28,通过与电源线1连接该N +层28，从而岛区域23的外延式半 导体层11偏压为电源电位VCC。在岛区域23的另一个相邻的岛区域(除了岛区域 12以外)中形成着形成内部电路50的其^^L件，该岛区域被具有宽度WB2的分离 区域7包围着。
在上述结构中，附带形成NPN型的寄生双极晶体管30、 31。在寄生双极晶体 管30中，分离岛区域12、 17的分离区域6成为_&极区域，N +层20和岛区域17 的N-型的外U半导体层11成为集电极区域，N +层14和岛区域12的N -型的 外延式半导体层11成为发射极区域。jth^卜，在寄生只W及晶体管31中，分离岛区域12、 23的分离区域6成为基极区 域，N +层28和岛区域23的N-型的外延式半导体层ll成为集电极，N +层14和 岛区域12的N -型的外延式半导体层11成为发射极区域。
若向焊盘5 0负板性的噪声脉冲，则第一NPN型双极晶体管3就导通，向 接地线2流出伴随着噪声脉沖的电流。但是，此时若寄生双极晶体管30、 31也因为 噪声脉沖而导通，则根据伴Ptt它的浪涌电流而静电破坏强度降低。此外，根据流 过寄生双极晶体管30、 31中的浪涌电流，由内部电路50的其他寄生双极晶体管所 形成的寄生晶闸管40导通而产生闭锁，也有产生内部电路50误动作的危险。(参照 图1)
这里，如下说明闭锁的机理。寄生晶闸管40由例如PNP型双极晶体管41和 NPN型双极晶体管42形成。根据^J'J寄生双极晶体管30、 31中的浪涌电流，PNP 型双极晶体管41导通时，根据其集电极和发射极间的电流，NPN型双极晶体管42 的基极电位上升，NPN型双极晶体管导通。NPN型双才及晶体管42导通时，根据其 集电极和发射极间的电流，PNP型双极晶体管4的基极电位就进一步下降，PNP 型双极晶体管41的集电极和发射极间的电流增力。。由此，就在寄生晶闸管40中产 生正反馈，电;;^急定地^it电源线1和接地线2之间。
因此，根据本发明，由于分离区域6的妓WB1形成得比通常的分离区域7 的t^WB2宽，因此寄生双報晶体管30、 31的电《j文大科中制为较低。由此，能 够得到提高静电破坏强度和闭锁强度等的效果。为了使这样的效果充分发挥，分离 区域6的M WB1 ，伏选宽于分离区域7的宽度WB2 (通常按照该半导体集成电 路的最小设计规则进行设计)2倍以上。此外，分离区域6的宽度WB1 4植在3， 以上。
jM^卜，分离区域6优选经由金属布线接地。由此，寄生双极晶体管30、 31的 基极电位抑制成较低的同时，能够通过低电阻的金属布线，1Si4地向接地吸出基极 电流，因此，寄生双极晶体管30、 31难以导通，能够进一步提高静电破坏强度和闭 锁强度等。
此外，静电破坏保护单元EC1，优选将第一和第二NPN型的双极晶体管3、 4 和分离区域6—体化而形成1个单元。该情况下，优选将多个该静电破坏保护单元 EC1与多个焊盘5分别对应地商己置。若^^)静电破坏保护单元EC1，则能够得到一 定的静电破坏强度和闭锁强度等。即，消除每个焊盘5的静电破坏强度和闭锁强度 等的偏差，作为半^M电路，能够保证一定的质量。[第二实施方式]
下面，说明本发明的第二实施方式的半务本集成电路。图4是半导体集成电路 的一^#电破坏保护单元周边的电路图，图5是静电破坏保护单元周边的截面图。 在本实施方式中，静电破坏保护单元EC2具有串i^M是供电源电位VCC的电源线1 和提供接地电位GND的接地线2之间的第一_^4及管51和第二-^f及管52。第一^f及 管51和第二^f及管52的连接点连接焊盘5。在通常的状态下，第一_^及管51和第 _=-^及管52截止，^SJ 于焊盘5 口负极性的噪声脉沖时，第一_^及管51导通，对 焊盘5 0_1^及性的噪声脉冲时，第二^^fe管52导通，从而使伴卩錄噪声脉冲的电 流流过电源线1或接地线2，保护内部电^各50不受静电石皮坏。
图5的截面图中仅示出了第一_^及管51,但也能够同样地形成第_^^及管52。 岛区域12的N-型外延式半M层11成为第一^fel管的阴极，与焊盘5连接的N +层成为阴极电极取出用的扩^。 itM卜，形^N-型外延式半导体层ll的表面 上的P +层29成为第一^fel管的阳极。其他结构与第一实施方iU目同，能够得到同 样的作用效果。
下面，说明本发明的第三实施方式的半导体集成电路。图6是半导体集成电路 的一个静电破坏保护单元周边的电路图。在本实施方式中，静电破坏保护单元EC3 具有串i^提供电源电位VCC的电源线1和提供接地电位GND的接Mi戋2之间的 第一MOS晶体管61和第二MOS晶体管62。在第一MOS晶体管61和第二MOS 晶体管62的连接点连接着焊盘5。第一MOS晶体管61是N沟道型，源极和栅极共 通连接，它们与接;4^2连接。第二MOS晶体管62是P沟道型，源极和栅极共通 连接，它们与电源线l连接。
在通常的状态下，第一MOS晶体管61和第二MOS晶体管62截止，^fs^"焊盘 5 口噪声脉沖时，第一MOS晶体管61或第二MOS晶体管62导通，从而使伴随 着噪声脉冲的电流沪uit电源线l或接地线2，保护内部电路50不受静电破坏。其他 结构与第一实施方W目同，能够得到同样的作用效果。
再有，本发明不限定于上述实施方式，当然可以在不脱离其主旨的范围内进行 变更。例如，分离区域6、 7不限于第一实施方式中说明的上下分离结构，只要P十 型的半"f^层A^卜延式半导体层11的表面到达半导刷t底10即可。此外，形成静 电破坏保护元件和内部电路50的元件不限于NPN型的双极晶体管，包括PNP型的 練晶体管及期M件。
权利要求
1、一种半导体集成电路，其特征在于，包括内部电路，由多个元件形成；焊盘，与所述内部电路连接，被从外部施加输入信号，或者被施加来自所述内部电路的输出信号；静电破坏保护元件，与所述焊盘连接，用于保护所述内部电路不受静电破坏；第一分离区域，由半导体层构成，包围所述静电破坏保护元件而形成；以及第二分离区域，由半导体层构成，将形成所述内部电路的多个元件相互分离，所述第一分离区域的宽度比所述第二分离区域的宽度宽。
2、 如权利要求1所述的半导体集成电路，其特征在于， 所述第一分离区域包围所述静电破坏保护元件的上下左右而形成。
3、 如权利要求1或2所述的半#集成电路，其特征在于， 所述第一分离区域的^1宽于所述第二分离区域的te的2倍以上。
4、 如权利要求l、 2、 3的任一项所述的半导体集成电路，其特征在于， 所述第一分离区域逸过金属布线接地。
5、 如权利要求l、 2、 3、 4的任一项所述的半导体集成电路，其特征在于， 将所述静电破坏保护元件和所述第一分离区域一体化而形成一个静电破坏保护单元，且具有多个该静电破坏保护单元。
6、 如权利要求l、 2、 3、 4、 5的任一项所述的半导体集成电路，其特征在于， 所述静电破坏保护元件由双极晶体管、二极管或MOS晶体管的任意一个而形成。
全文摘要
本发明的半导体集成电路提高静电破坏强度和闭锁强度等。此外，消除静电破坏强度和闭锁强度等的偏差，作为半导体集成电路，保证一定的质量。在静电破坏保护单元(EC1)中，利用由P+型的半导体层构成的分离区域(6)包围着第一NPN型双极晶体管(3)和第二NPN型双极晶体管(4)，与其他元件电性分离。该分离区域(6)的宽度(WB1)形成得比相互分离形成了内部电路(50)的元件的分离区域(7)的宽度(WB2)宽。这样，能够得到提高静电破坏强度和闭锁强度等的效果。为了充分发挥这样的效果，最好分离区域(6)的宽度(WB1)宽于分离区域(7)的宽度(WB2)(通常按照该半导体集成电路的最小设计规则进行设计)2倍以上。
文档编号H01L27/02GK101304027SQ20081012585
公开日2008年11月12日 申请日期2008年5月12日 优先权日2007年5月10日
发明者桥本史则 申请人:三洋电机株式会社;三洋半导体株式会社