电路结构及处理电路结构的方法

专利名称：电路结构及处理电路结构的方法
技术领域：
本发明涉及节能电路。具体而言，涉及具有包含高k介质的栅极介质 和包含金属的栅极的电路结构。本发明还涉及调整阔值电压以适应低功率 操作的方法。
背景技术：
当今集成电路包括大量的器件。较小的器件以及缩小原则是提高性能 和降低成本的关键。随着FET (场效应晶体管)器件的按比例缩小，技术 变得更加复杂，需要改变器件结构以及新的制造方法以保持器件从一代到 下一代的希望的性能提高。微电子技术的主要材料是硅(Si)，或更广泛 地，Si基材料。除其它的材料之外， 一种用于微电子技术的重要非Si基材 料是硅-锗(SiGe )合金。典型地，本公开的实施例中的器件是单晶、Si 基材料器件技术的一部分。
对于深亚微米器件，难以保持性能提高。因此，提高性能而不用按比 例缩小的方法越来越受关注。希望的途径为获得提高的栅极介质电容而不 必实际减薄栅极介质。该方法包括使用所谓的高k材料。这样的材料的介 电常数显著高于Si02， Si02的介电常数约为3.9。高k材料可以物理上显 著薄于氧化物，而仍然具有较低的等效氧化物厚度(EOT)的值。EOT是 本领域中公知的概念，其涉及这样的Si02层的厚度，其具有与讨论的 绝缘体层相同的单位面积电容。在当今的FET器件领域中，旨在EOT 小于2nm，优选小于lnm。
通过使用金属栅极同样可以提高器件性能。在邻近栅极绝缘体的多晶 硅中的耗尽区域变成了增加栅极到沟道之间电容的障碍。解决方案是4吏用 金属栅极。金属栅极还保证了沿器件的宽度方向的良好导电性，降低了栅
极的可能的RC延迟的危险。
低功耗小FET器件需要精确的阈值电压控制。随着l^作电压减小，到 2V之下，阈值电压必须同样下降，因此阈值的变化变得不能忍受。每个新 部件，例如不同的栅极介质、或不同的栅极材料，都会影响阈值电压。有 时这样的影响对得到希望的阈值电压值是不利的。任何可以影响阈值电压 而对器件没有其它影响的技术都是有用的技术。存在这样的技术，例如通 过使用所谓的帽层，或通过将高k栅极介质暴露到氧。
不幸的是，PFET和NFET器件二者阈值电压的移动，对CMOS电路 而言，不能容易地产生在可接受的紧范围内的阈值。需要这样的结构和技 术，其中可以独立地调整一种类型的器件的阈值而不改变另一种类型的器 件的阈值。
典型地，具有高k介质和金属栅极的小FET器件需要高成本的复杂处 理。这样是有用的，寻找简化制造工艺的方法，并同时保持这样的先进结 构所提供的大多数的性能。同时，对于低功率操作，还希望调整阈值。到 现在为止，不存在这样的结构或制造方法。

发明内容
考虑到讨论的困难，本发明的实施例公开了包括至少一个NFET和至 少一个PFET器件的电路结构。所述NFET包括在单晶Si基材料中的n 沟道、和覆盖所述n沟道的NFET栅极叠层。所述PFET包括在单晶Si 基材料中的p沟道、和覆盖所述p沟道的PFET栅极叠层。在所述NFET 器件中和所述PFET器件中所述NFET栅极叠层和所述PFET栅极叠层均 具有相同的部分。所述部分包含至少栅极金属层和帽层，其中所述栅极与 所述帽层彼此直接接触。所述NFET器件还包括NFET栅极绝缘体，其中 所述NFET栅极绝缘体还包括第一高k材料层，其中所述第一高k材料层 与所述NFET器件的所述帽层直接接触。所述PFET器件还包括PFET栅 极绝缘体，其中所述PFET栅极绝缘体还包括第二高k材料层，其中所述 第二高k材料层与所述PFET器件的所述帽层直接接触。所述NFET和所 述PFET器件二者的饱和阈值的绝对值大于约0.4V。
本发明的实施例还公开了 一种用于制造电路结构的方法。所述方法包 括在制造NFET时，形成NFET栅极叠层、NFET栅极绝缘体、以及n 沟道，其中所述n沟道在Si基材料中并在所述NFET栅极绝缘体之下， 其中所述NFET栅极绝缘体包括第一高k材料层。本方法还包括形成 PFET栅极叠层、PFET栅极绝缘体、以及p沟道，其中所述p沟道在Si 基材料中并在所述PFET栅极绝缘体之下，其中所述PFET栅极绝缘体包 括第二高k材料层。^^用帽材料层覆盖所述第一高k材料和所述第二高k 材料，其中所述第一和第二高k材料与所迷帽材料层直接物理接触，并使 用栅极金属层覆盖所述帽层，其中所述帽材料层和所述栅极金属层直接物 理接触。在形成所述NFET栅极叠层和所述PFET栅极叠层期间，通过构 图所述帽材料层和所述栅极金属层制造所述NFET栅极叠层和所述PFET 栅极叠层的一部分。在所述NFET器件中和在所述PFET器件中的所述部 分是相同的。本方法还教导了使用第一介质层覆盖所述NFET栅极叠层和 所述NFET栅极叠层的邻近区域；以及将所述NFET器件和所述PFET器 件暴露到氧。所述氧到达所述第二高k材料，使所述PFET器件的所述阔 值电压产生预先确定的移动，而由于所述第一介质层，阻止了氧到达所述 第一高k材料，所以所述NFET器件的阁值保持不变。


通过附属的详细描述和附图，本发明的这些和其他特征将更加显而易 见，其中
图l示出了才艮据本发明的实施例的电路结构IOO的示意性截面图，包 括在两种类型的器件中的相同栅极金属层、以及压缩或拉伸介质层；
图2示出了处理阶段的示意性截面图，其中已经淀积了包括两种类型 的器件中的公共层的各种层；
图3示出了栅极构图之后的处理阶段的示意性截面图4示出了本发明的实施例的处理阶段的示意性截面图，其中已经形
成栅极叠层和电极；
图5示出了本发明的实施例的处理的后续阶段的示意性截面图，其中 去除了隔离物；
图6示出了在本发明的实施例的处理阶段的示意性截面图，其中氧阻 挡应力介质层覆盖NFET器件，并且将电路结构暴露到氧；以及
图7示出了包含根据本发明的实施例的至少一个CMOS电路的处理器 的象征性视图。
具体实施例方式
应当理解，在电子领域中场效应晶体管(FET)是公知的。FET的标 准部件为源极、漏极、在源极与漏极之间的体、以及栅极。体通常是衬底 的一部分，并且通常称为衬底。栅札葭盖体并能够在源极与漏极之间的体 内诱导导电沟道。在通常的术语中，沟道在体中。栅极通过栅极绝缘体与 体分离。存在两种类型的FET器件空穴导电类型，称为PFET,以及电 子导电类型，称为NFET。通常，不排除其它的情况，PFET和NFET4皮 连接为CMOS电路。CMOS电路包含至少一个PFET和至少一个NFET 器件。在制造，或处理时，当在同一芯片上将NFET和PFET器件制造在 一起时，是在进行CMOS处理和CMOS结构的制造。
在FET操作中，固有的电属性是阈值电压。当源极与栅极之间的电压 超过阈值电压时，FET能够在源极和漏极之间输运电流。由于阈值电压是 器件的源极与栅极之间的电压差，通常NFET阈值电压是正值，而PFET 阈值电压是负值。典型地，在电子领域需要考虑两个阈值电压低电压阈 值、和饱和阈值。饱和阈值是当将高电压施加到源极与漏极之间时的阈值 电压，其低于低电压阈值。通常，在技术小型化的任何一点，相比于低功 率限制的高性能电路的器件阈值，低功率的电路中的器件具有高阈值和典 型地低性能。
随着FET器件缩放到更小的尺寸，设定阈值电压的常规方法，即调整 体和沟道掺杂，失去了效果。在确定小FET的阈值时，栅极材料的有效功
函数、以及栅极绝缘体特性成为重要因素。典型地，这样的所谓的小FET 具有栅极或栅极叠层，长度小于60nm，并操作在小于约1.7V的范围内。 该栅极叠层或栅极的长度被限定为在源极与漏极之间沿器件电流流动的方 向。对于小FET，技术正朝使用金属栅极和使用高k介质用于栅极绝缘体 的方向迈进。
在具有低EOT栅极绝缘体的小器件中，栅极的功函数会显著地影响 阈值电压。在本领域的通常术语中，栅极的功函数通过Si能隙表征。例如， 在本领域中，术语"带-边功函数"表示栅极具有像n+、或p+Si—样的功函 数。相似地，"中间带隙(mid-gap)，，、或"四分之一带隙(quarter-gap)，， 功函数表示栅极具有大致像本征硅的功函数或在^ Si与重掺杂的Si之 间的功函数。当其它的情况都一样，只有栅极功函数改变时，栅极功函数 从带边值变化到中间带隙值，小器件的阈值差异约为0.3V-0.5V。
栅极绝缘体同样可以影响器件阈值。在栅极绝缘体中、或在栅极绝缘 体的界面上存在的任何电荷，都会改变器件阈值。在小器件的栅极绝缘体 中所使用的各种高k材料对器件阈值具有影响。众所周知，将包括高k材 料的栅极介质暴露到氧，可以导致器件阈值移动，阈值移动的方向与将栅 极功函数移向P+硅功函数时的阔值移动方向相同。这导致减小了 PFET器 件的阈值，也就是，使阈值为较小的负电压，并增大NFET器件阈值，也 就是，使阈值为较大的正电压。从器件阈值的变化来看，相对于氧暴露之 前的状态，高k材料的氧暴露导致高k材料更负。这意味着净负电荷的积 累，或已经存在的正电荷的减少。在任何一种情况下，由于氧暴露，高k 材料的净电荷浓度(其包括在材料界面的可能的电荷)向负方向移动。在 本领域中已经报道了这样的归因于氧扩散到高k栅极介质的阈值移动，例 如E.Cartier "2005 Symposium on VLSI Technology Digest of Technical Papers",第230页。
优选在相对低的温度下进行氧暴露，还优选之后不出现高温处理。因 此，阈值移动操作应在器件制造的后段，典型地，在激活源极和漏极之后。 该要求意味着，必须当在制造工艺中已经执行完基本上大部分的处理时例
如栅极和栅极侧壁均已就位，并且栅极绝缘体受到可能的各种材料的多个 层的保护，在此时再暴露栅极介质中的高k材料。然而，存在氧从环境到
达栅极绝缘体的路径。该路径为通过氧化物、Si02、基础材料、或直接地
并且横向穿过高k材料本身。典型地，氧化物是衬里的材料。衬里是基本 上保形淀积在所有结构之上，具体而言在栅极和源^l/漏极区域之上，的薄
绝缘层。在CMOS处理中，使用衬里是标准实践。从调整器件阈值的角度， 关注的特性是衬里是否可被氧穿透。事实上，如以前提到的，在本领域中， 公知由氧扩散穿过衬里而产生的这样的阈值移动。在制造了源极和漏极之 后，可以分离栅极绝缘体与环境的附加的层，是所谓的偏移(offset)隔离 物。如本领域中所公知，偏移隔离物通常在栅极的侧面，对源^l/漏极扩展 和晕圏注入的作用与常规隔离物对源^L/漏极结的较深部分的作用相同。典 型地，偏移隔离物可以同样由氧化物制造。结果，如果将FET暴露到氧， 当衬里和偏移隔离物覆盖栅极时，氧可以在短时间内到达栅极绝缘体，即 在几分钟或几小时内。然而，在FET制造的任何给定的特定实施例中，在 制造源^l/漏极之后还存在覆盖栅极的更多的层或更少的层，但只要它们不 阻挡氧，它们就不会成为通过氧暴露调整阈值的障碍。
优选地，如果可以分别调整不同类型的器件的阈值，意味着，需要以 使一种类型器件的阈值移动而不影响其它类型的器件的阈值的方式来使用 阈值调整4支术例如氧暴露。本发明的实施例教导了这样的选择性调整器件 阈值，使氧扩散到一种类型的FET的栅极介质而不影响其它类型的FET。 通过不允许氧穿透的介质层覆盖不受氧暴露影响的器件。这样的氧阻挡介 质层可以是氮化物(SiN)。在本发明的实施例中，氮化物层不仅仅用于 阻挡氧，而且^^H吏氮化物层处于应力状态的条件来淀积氮化物层，氮化 物层将该应力状态施加到FET的沟道上。在沟道中的该应力导致较高的器 件性能。在氧暴露之后，具有改变的阔值的器件同样接收主要用于提高其 性能的合适的应力介质层。
适用于栅极金属的一些金属或金属材料，例如W，在标准淀积环境下 表现为中间带隙功函数材料。已研究并观测到，在栅极绝缘体的高k材料
与栅极金属之间夹入所谓的帽层，并通过适宜的处理，栅极金属的有效功
函数可以向n + Si带边值移动。在本领域中已报道了这样的帽层的效果，例 如，V.Narayanan等的"IEEE VLSI Symposium",第224页(2006 ) ， Guha 等的AppLPhys丄ett.90， 092902 (2007)。
金属的功函数的特性和高k材料的功函数特性，允许通过非常简单的 方法制造包含NFET和PFET器件的复杂的电路结构，该非常简单的方法 可以获得低功率、高密度、和相对高性能的电路。因为不繁瑣的方法和预 期的较高产量，所以方法的简化意味着节省成本。由于电路功耗，本领域 正在接近系统制冷容量的极限，所以低功率是重要的特性。
本发明的实施例通过均匀淀积的公共层来为两种类型的器件制造栅极 金属层和帽层，可以获得简单性。以该方式，相比于本领域中的两种类型 的器件的制造是不兼容的以及处理一种器件必须掩蔽另一种类型的器件常 规程序，节省了大量的掩蔽和处理步骤。此外，在本发明的代表性实施例 中，对于使用栅极介质的均厚(blanket)层的两种类型的器件，还共同处 理包括高k材料的栅极绝缘体。
图1示出了才艮据本发明的一个实施例的电路结构100的示意性截面图， 包括两种类型的器件中的相同栅极金属层、以及压缩或拉伸的介质层。该 图描述了形成电路结构(典型地，CMOS结构)的至少一个NFET和PFET 器件的两个器件，NFET和PFET。
应该理解，除了本发明的实施例的部件，附图还示出了几个其它的部 件，因为其是FET器件的标准部件。器件体50是Si基材料，典型地是单 晶硅。在本发明的代表性实施例中，Si基材料体50基本上是硅。在本发 明的示例性实施例中，器件体50是衬底的一部分。衬底可以是电子领域中 公知的任何类型，例如，体、或绝缘体上硅(SOI)、完全耗尽的、或部 分耗尽的、鳍片(FIN)型、或任何其它的类型。体50分别包含用于两种 器件的n沟道44和p沟道46。衬底、或体50，可以具有不同导电类型的 各种阱，位于围绕器件体的各种嵌套位置。没有显示或进一步讨论对这里 公开的实施例没有特别意义的这些和其他的细微差别。附图仅示出了电子
芯片例如处理器的典型的一小部分，如波浪虚线边界所示出的。典型地，
器件具有位于栅极叠层55、 56顶部的珪化物42。如本领域的技术人员所 了解的，这些部件全部具有其单独的特性。因此，在本公开的附图中使用 公共指示标号，这因为从本发明的实施例的观点，这样的部件的单独的特 性没有特别的意义。
器件具有标准侧壁偏移隔离物30、 31。对于本发明的实施例，偏移隔 离物材料的重要程度仅为，通过氧暴露来调整其阈值电压的PFET器件的 偏移隔离物31优选是氧可穿透的。在本领域中用于这样的隔离物的典型材 料是满足氧穿透性要求的氧化物。典型地，在相同的处理步骤期间，并且 使用相同的材料，制造NFET器件的隔离物30和PFET器件的隔离物31。 然而，对于本发明的代表性实施例，偏移隔离物30， 31不是必需的，甚至 可以根本不采用，或者可以在结构完成之前去除。
器件还示出了本领域公知的衬里21、 22。在标准CMOS处理中通常 使用这样的衬里。这样的村里的材料是氧化物，典型地，是二氧化硅 (Si02)。衬里的常规作用是在不同的处理步骤期间，特别是在蚀刻步骤 期间，保护栅极叠层55、 56以及源^漏极结构区域。典型地，该衬里具 有相对于氮化物层和硅的选择性蚀刻特性。PFET的衬里21的材料，典型 地SK)2，允许氧扩散，提供氧到达栅极介质11。当氧到达栅极绝缘体ll 时，氧可以以希望的、预定的量移动PFET的阈值电压。
NFET栅极叠层和PFET栅极叠层具有在NFET器件和在PFET器件 中相同的部分110。在每个器件中，该部分110至少包含NFET器件中的 栅极金属层70和PFET器件中的栅极金属层71、以及NFET器件中的帽 层72和PFET器件中的帽层73。在NFET器件中，栅极金属层70和帽层 72直接接触，并且以相同的方式，在PFET器件中，栅极材料71和盖帽 层73也直接接触。
在栅极叠层55、 56中的部分110是相同的，使得在栅极金属层70、 71中的材料相同，并且分别地，帽层72、 73中的材料同样是相同的。在 本发明的实施例中，栅极金属层的材料可以选自W、 Mo、 Mn、 Ta、 TaN、
TiN、 WN、 Ru、 Cr、 Ta、 Nb、 V、 Mn、 Re及其混合物。由于要i殳定阈 值到希望的范围，典型地，在代表性的实施例中，选择可以淀积为具有约 中间带隙到四分之一带隙功函数的那些金属，例如W和TiN。典型地，在 两种器件中，栅;^L金属层70、 71基本上由TiN构成。在本发明的实施例 中，帽层72、 73的材料可以包含元素周期表中IIA族和/或IIIB族的材料。 在本发明的代表性实施例中，帽层72、 73包含镧(La)。
NFET器件还具有NFET栅极绝缘体。NFET栅极绝缘体包括第 一 高 k材料层10。在NFET器件中，该第一高k材料层10直接与帽层72接 触。PFET器件还具有PFET栅极绝缘体。该PFET栅极绝缘体包括第二 高k材料层11。在PFET器件中，该第二高k材料层11直接与帽层73 接触。
如在本领域中所公知，高k栅极介质的共同特性是介电常数比标准氧 化物(Si02)栅极绝缘体材料的介电常数大，标准氧化物(Si02)的介电 常数约为3.9。图l示出了当第一和第二高k材料层10、 ll是不同的类型 时的实施例。在本发明的实施例中，第一和第二高k材料层10、11为Zr02、 Hf02、 A1203、 HfSiO、 HfSiON、和/或其混合物。同样地，本发明的实施 例可以是这样的，即第一和第二高k材料10、 ll是相同的、公共材料。 在本发明的典型实施例中，存在于两个栅极绝缘体10、 11中的公共高k 材料本质上是Hf02。
除了高k介质层10、 ll之外，每个栅极绝缘体还可以具有其它部件。 通常在本发明的实施例中，在第一和第二高可介质层10、 11与器件体50 之间存在小于约lnm、化学形成的非常薄的氧化物层12。然而，对于NFET 或PFET栅极绝缘体，除了简单包含高k介质之夕卜，任一或所有内部结构、 或缺省了的任何结构，均在本发明的实施例的范围内。在本发明的示例性 的实施例中，可以使用Hf02用于第一和第二高k介质层10、 11 ，并且Hf02 覆盖薄化学SiOz层12。这样的栅极绝缘体的EOT可以在约0.4nm到1.2nm 之间。
在本发明的典型实施例中，NFET栅极叠层55和PFET栅极叠层56
是多层结构。除了讨论的公共相同部分110之外，它们通常包括多晶或可 能的非晶形式的珪部分58、 59。栅极叠层的顶部通常包括珪化物层42。在 本发明的范围内包括补充公共相同部分110的任何、和所有的这样的多层 结构。
作为具有通过7>共淀积的层构图的7>共相同部分110的两种类型器件 的结果，可以实现具有对接的电极、或结的电路结构100。在电子领域中 术语"对接(butted)结"是公知的，其表示并排设置两个电极(例如来自 邻近的PFET和NFET器件的源^l/漏极结)直接物理接触，在其中间没有 隔离区域。没有隔离区域，电路密度可以高于具有隔离区域时的电路密度， 因为较少的芯片面积;故隔离区域所使用。
用于源极和漏极结的一个可选的术语是源极和漏极电极，表示在沟道 与源极和漏极之间的电连接。同样，在深亚微米FET中，经典FET的源 ^L/漏极结和体，即，n+区域与NFET的p型器件体形成结，而p+区域与 n型器件体形成结，经历了无数的改变并且可能是与教科书不相似的情况。 本发明的实施例不限于NFET和PFET电极的任何特定的实现方式。所有 的变化，从全金属肖特基势垒电极，到上面示例的标准结，到向下穿透到 掩埋的绝缘层的电极，以及属于各种FIN器件体的奇异形状的结构，中的 任何变化都在本发明的实施例的范围内。电极的形状和实际的实现方式是 不重要的。
图1示出了在FET器件中经常使用的电极装置而不限制 一般的范围。 在该图中，以黑色示出的硅化物区域比掺杂区域渗透得更深，同样是FET 的典型设置，并且示出该硅化物区域不是为了限制的目的。对于所有电极、 源极和漏极、以及对于NFET和PFET器件，如果电极的掺杂部分被赋予 了特定的标号，那么赋予相同电极的硅化物部分以相同的主标号，例如， 用于PFET电极中的一个的83和83，。
包括第一电极80、 80，的NFET电极80、 80，、 81以及81，邻接n沟道 44并且能够与n沟道44电连接。包括第二电极82、 82，的NFET电极82、 82，、 83以及83，邻接p沟道46并能够与p沟道46电连接。当源极到栅极
电压超过阈值电压值时，电流可以在任一器件的电极之间流过各自的沟道。
如在附图中所示出的，背对沟道的电极侧面是对接的。第一电极80、 80， 和第二电极82、 82，以直接物理接触的方式彼此对接。如果需要，当然可 以在器件之间引入隔离结构。本制造方法允许电极对接，但不是必须这样。 如所示例的，例如，NFET结81、 81，没有对接另一结，而是通过示出为本 领域^^知的浅沟槽方案的隔离结构99所限定。美国专利申请11/745,994， 2007年5月8日提交的，题目"Devices with Metal Gate， High画k Dielectric, and Butted Electrodes",给出了用于具有高k介质和金属电极的短FET器 件的对接结的更详细的介绍，将其并入到这里作为参考。
图1还示出了存在覆盖栅极叠层55和NFET栅极叠层的邻近区域第 一介质层60。第 一介质层60和n沟道44具有拉伸应力，该拉伸应力由第 一介质层60施加到n沟道44上。相似地，第二介质层61覆盖PFET栅 极叠层56以及PFET栅极叠层的邻近区域。第二介质层61和p沟道46 具有压缩应力，该压缩应力由第二介质层61施加到p沟道46上。术语邻 近区域表示栅极叠层55、 56被应力介质层完全、或部分地包围。叠层55、 56的邻近区域可以包括源457漏极区域80、 80，、 81、 81， 、 82、 82，、 83、 83，，并可能包括隔离结构99、以及Si体材料50。
本领域中公知，通过使用应力介质层在FET器件的沟道中引入希望的 类型的应力。Si基材料中电荷传输特性是这样的，如果n沟道处于拉伸应 力下，或p沟道处于压缩应力下，FET性能提高。如上面讨论的，在本发 明的典型实施例中，随后是该性能增强图形。
在本发明的示例性实施例中，第一介质层60和第二介质层61基本上 是可以淀积为具有压缩应力或拉伸应力的氮化物(SiN)层。应力氮化物 层的厚度通常约在20nm到150nm之间。
NFET和PFET器件的饱和阈值的绝对值大于约0.4V,这个值保证了 低功耗。在有目的的处理之后，可以达到希望的、并且大致对称一意思是 绝对值大致相等一的阈值。
在常用术语之后，PFET阈值的讨论有时不用术语"绝对值"，或用明
确的负号示出。然而，应该理解，PFET阈值具有负的电压值。在形成和 构图栅极叠层之后，阈值约为中间带隙值，在约0.5V-0.7V之间。由于处 理帽层72、 73，两个阈值沿n型Si带隙值方向移动，4吏得NFET器件阈 值下降、而PFET器件阈值上升。然而，仅将PFET的栅极叠层的第二高 k介质11暴露到氧，向p型硅带隙值移动PFET器件阈值，即降低了 PFET 器件阈值，而保持NFET器件阈值不变。利用正确的工艺调整，对于两种 类型的器件可以达到约四分之一带隙阈值。例如，参见，"2005 Symposium on VLSI Technology Digest of Technical Paper, Pg.230， by E.Cartier",以及 "V.Narayanan等的"IEEE VLSI Symposium, p.224， (2006)，，，将两篇 文献并入到这里作为参考。在本发明的典型实施例中，NFET和PFET器 件的饱和阈值的绝对值在约0.40V到约0.65V之间。
高k材料10具有第一浓度的电荷，而高k材料ll具有第二浓度的电 荷，浓度包括在高k材料的界面上的可能的电荷。在减小了PFET器件的 阈值后，第二浓度更负，即，相比于第一浓度，第二浓度沿负方向移动。 该移动表明了第二高k材料层11的氧暴露的经历。
应该理解，图l与所有其它附图一样，只是示意性的表示。如在本领 域中所公知的，结构中的部件可以比在附图中存在的更多、或更少，但是 这些都不影响本发明的实施例的范围。
进一步的讨论和附图仅表示与产生图1的结构相关的那些处理步骤。 在本领域中，可以非常良好地构^^NFET、 PFET和CMOS的制造。应 该理解，本领域的技术人员公知，在这样的处理中包括大量的步骤，并且 每个步骤可以具有实际上无限的改变。还应该理解，爿^知的处理技术的整 个范围都可以用于制造本公开的器件结构，只详细给出了与本发明的实施 例相关的那些工艺步骤。
图2示出了处理阶段的示意性截面图，其中已经淀积了包括7>共层的 各种层。该图示出了图1中描述的实施例的变化。取代对接结，该图示出 了已经讨论的实施例，当隔离结构99在未来的第一电极80、 80，与第二电 极82、 82，的位置之间时。同样如在以前的代表性实施例中提出的，在该
附图中，由爿>共淀积的相同高k材料层15构图第一高k材料10和第二高 k材料11。薄化学氧化物层12在体50和相同材料层15之间并连接体50 与相同材料层15。图2还示出了帽材料层76覆盖高k材料层15，相同的 高k材料层15直接物理接触帽材料层76。如果在可选的实施例中，两种 类型器件的高k材料不相同，帽材料层76将相似地覆盖不同的第一和第 二高k材料层。用栅极金属层75覆盖帽材料层76，使盖帽材料层76与栅 极金属层75直接接触。
金属层75可以被其它的材料层所覆盖，该其它的材料层典型地但不是 必需地为多晶和/或非晶Si，其在构图之后将是栅极叠层55、 56的一部分。 这样的层的细节对于本发明的实施例并不重要并将其集总示为57。
在形成所有这些层期间薄氧化物12、高k介质15、帽76、栅极金 属75、以及附加的层57，甚至单一掩模的使用同样不是必需的。在PFET 器件和NFET器件的区域之上均厚(blanket)形成所有这些层。最终，图 2示出了，为了构图栅极叠层，如本领域所公知的，还形成了掩模层125。
图3示出了栅极构图之后的处理阶段的示意性截面图。通过本领域>^ 知的蚀刻方法已经构建了栅极叠层55、 56。如所示，高k材料层和薄氧化 物层12仍然在其原来的位置。如本领域的技术人员应该了解的，存在几种 可能性来处理这样的层。这样的层可以与栅极叠层一起蚀刻掉，或以后蚀 刻，或可能留在原来的位置。所有这些可能的情况均包括在本方面的范围 内。图3示出了帽材料层76和栅极金属层75的构图结果，即已经产生了 在NFET器件和在PFET器件中相同的部分110。这些层可以被其它的材 料层所覆盖，该其它的材料层典型地但不是必需地为多晶和/或非晶Si并 在构图后将是栅极叠层55、 56的一部分。这样的层的细节对于本发明的实 施例并不重要并将其集总示为57。
图4示出了本发明的实施例的处理阶段的示意性截面图，其中已经形 成栅极叠层和电极。在构图栅极叠层55、 56之后，在制造时，通过使用本 领域/^的处理步骤，NFET和PFET器件达到了描述的阶段。示出了隔 离物65、 66，因为在本领域中公知，它们是在源^l/漏极制造和电极80，、
81，、 82，、 83，的硅化以及栅极的硅化时的部件。典型地，隔离物65、 66 由氮化物构成。在相同部分110中的帽层72、 73的帮助下，NFET器件的 阈值减小而PFET器件的阈值增加。随着阈值的移动，在处理的该阶段， NFET器件的阈值基本上被设定，并且不希望再改变。
器件的电极已经历了高热退火工艺。在FET处理中，典型地在源^L/ 漏极电极制造期间达到最高温度预算(budget),即温度和暴露时间的组 合。由于已制造了源极和漏极，图4的结构已经接受了这样高温制造步骤， 并且该结构将不会必须暴露到更高温度的退火处理。从本发明的实施例的 角度来看，暴露到高温预算意味着可与源^L/漏极制造中所使用的热处理相 比较的热处理。
图5示出了本发明的实施例的处理的后续阶段的示意性截面图，其中 已经去除了隔离物。在标准FET制造中，隔离物65、 66在经过多个随后 的处理步骤后将保持在原来的位置。然而，在本发明的实施例中，将完成 通过PFET器件的氧暴露的最终的阈值调整。PFET器件的由氮化物构成 的隔离物66将阻挡氧穿透到栅极介质11的高k材料。因此，必须去除PFET 器件的隔离物。NFET器件65的隔离物可以保持在原来的位置作为阻挡层 以阻止氧穿透。然而，在本发明的代表性实施例中，NFET器件的隔离物 65同样被去除了，并用优选地处于合适的应力下的介质层来代替。在本发 明的代表性实施例中，保护NFET器件的高k介质10以及为更高性能而 提供应力的两种作用被结合到一起。因此，通常但必要地，两个隔离物65、 66均被去除。通过本领域中公知的方式蚀刻，完成该去除。例如，具有 5:1:1.6的比率的甘油酸盐(glycerated)緩冲的氢氟酸相对珪、氧化物、 金属选择性地蚀刻氮化物，硅、氧化物、金属均暴露在晶片表面而氮化物 被蚀刻掉。
图6示出了在本发明的实施例的处理阶段的示意性截面图，其中氧阻 挡应力介质层60覆盖NFET器件并将电路结构暴露到氧101。如本领域所 公知的，在施加适宜的阻挡掩模之后，通it^盖第一栅极叠层55及NFET 栅极叠层的邻近区域的第一介质层60来覆盖NFET器件。第一介质层60
和n沟道44具有拉伸应力，通过第一介质层60将该拉伸应力施加到n沟 道44上。同样，选择第一介质层60作为阻止氧穿透的阻挡层。在本发明 的典型实施例中，第一介质层60是氮化物(SiN)层。图6还示出了氧暴 露101的步骤。该暴露可以通过炉或快速热退火在约200。C到350。C之间的 低温下发生。氧暴露101的持续时间可以从约2分钟到约150分钟的较宽 的范围内变化。在暴露期间，第一介质层60阻挡氧以避免氧穿透到NFET 器件的第一高k材料层10，然而氧能够穿透到PFET器件的第二高k介质 层ll。在图6中示出的实施例中，第一和第二高k材料层10、 ll是相同 的材料，典型地Hf02。 PFET器件的阈值移动的量依赖于氧暴露参数，主 务农赖于工序的温度和持续时间。在本发明的示例性实施例中，选择阈值 移动的量，以便最终PFET器件的阔值对应约四分之一带隙值功函数栅极。 在本发明的代表性实施例中，NFET和PFET器件的饱和阈值的绝对值在 约0.40V到0.65V之间。
在氧暴露步骤之后，PFET被压缩应力的第二介质层61所覆盖，该第 二介质层61将压缩应力施加到p沟道46上。可以以保形或非保形的方式 沉积该第二介质层61。在本发明的示例性实施例中，第二介质层61是氮 化物(SiN)层。美国专利申请11/682,554， 2007年6月3日提交，题目 为"Enhanced Transistor Performance by Non國Conformal Stressed Layers",详细讨论了采用SiN的应力介质层及其实施，将其并入到这里作 为参考。保持第二介质层61在其原来的位置，可以得到参考图l显示和讨 论的结构。
电路结构以及其布线，可以用本领域的技术人员所公知的标准步骤完成。
图7示出了包含根据本发明的实施例的至少一个CMOS电路的处理器 的^4i性-現图。这样的处理器900具有至少一个芯片901，该芯片901包 含至少一个电路结构100，该电路结构100包含具有高k栅极介质和栅极 叠层的至少一个NFET和至少一个PFET，该栅极叠层包括具有至少栅极 金属和帽层的公共的相同部分。对于低功耗，FET的饱和阈值被最优化，
其绝对值大于约0.4V。处理器卯0是可以受益于本发明的任何的处理器， 其在低功率下具有高性能。使用公开的结构的实施例制造的处理器的代表 性实施例是典型的计算机的中央处理综合体中的数字处理器；典型地通 讯i更备中的混合数字/模拟处理器；以及其它处理器。
在上述说明中，参考特定的实施例描述了本发明。然而，本领域的技 术人员应了解，可以做出各种修改和改变而没不背离在下列权利要求中所 阐明的本发明的范围。因此，说明书和附图是解释性的而不是限制性的， 并且旨在在本发明的范围内包括所有这样的修改。
根据特定的实施例，在上面描述了有益效果、其它优点、以及问题的 解决方案。然而，有益效果、优点、问题的解决方案、以及会使得任何的 有益效果、优点、或解决方案出现或变得更明显的任何部件并没有被构建 为任一或所有权利要求的关键、必需的、或必要的特征或部件。
根据上述教导，本发明的很多修改和变化是可能的，并对于本领域的 技术人员是显而易见的。通过所附权利要求限定本发明的范围。
权利要求
1.一种电路结构，包括至少一个NFET器件，所述NFET器件包括Si基材料中的n沟道、和覆盖所述n沟道的NFET栅极叠层；至少一个PFET器件，所述PFET器件包括Si基材料中的p沟道、和覆盖所述p沟道的PFET栅极叠层；其中所述NFET栅极叠层和所述PFET栅极叠层均具有在所述NFET器件中和所述PFET器件中的相同的部分，其中所述部分包括至少栅极金属层和帽层，其中所述栅极金属层和所述帽层彼此直接接触；其中所述NFET器件还包括NFET栅极绝缘体，其中所述NFET栅极绝缘体包括第一高k材料层，其中所述第一高k材料层与所述NFET器件中的所述帽层直接接触；其中所述PFET器件还包括PFET栅极绝缘体，其中所述PFET栅极绝缘体包括第二高k材料层，其中所述第二高k材料层与所述PFET器件中的所述帽层直接接触；以及其中所述NFET和所述PFET器件的饱和阈值的绝对值大于约0.4V。
2. 根据权利要求l的电路结构，还包括第一介质层，覆盖所述NFET栅极叠层和所述NFET栅极叠层的邻近 区域，其中所述第一^h质层和所述n沟道具有拉伸应力，其中通过所述第 一介质层将所述拉伸应力施加到所述n沟道上；以及第二介质层，覆盖所述PFET栅极叠层和所述PFET栅极叠层的邻近 区域，其中所述第二介质层和所述p沟道具有压缩应力，其中通过所述第 二介质层将所述压缩应力施加到所述p沟道上。
3. 根据权利要求2的电路结构，其中所述第一介质层和所述笫二介质 层二者基本上由SiN构成。
4，根据权利要求l的电路结构，其中所述栅极金属层选自W、 Mo、 Mn、 Ta、 TaN、 TiN、 WN、 Ru、 Cr、 Ta、 Nb、 V、 Mn、 Re及其混合物。
5. 根据权利要求4的电路结构，其中所述栅极金属层基本上由TiN构 成，并且所述帽层包括镧(La)。
6. 根据权利要求1的电路结构，其中所述第一高k材料层具有第一浓 度的电荷，以及所述第二高k材料层具有第二浓度的电荷，其中所述第二 浓度比所述第一浓度更负，由此指示所述第二高k材料层的氧暴露的经历。
7. 根据权利要求6的电路结构，其中所述第一高k材料和所述第二高 k材料二者基本上是Hf02。
8. 根据权利要求1的电路结构，其中所述NFET和所述PFET器件的 所述饱和阈值的所述绝对值在约0.45V到约0.65V之间。
9. 根据权利要求1的电路结构，其中所述NFET器件还包括NFET 电极，所述NFET电极包括第一电极，其中所述NFET电极邻接所述n沟 道并能够电连接所述n沟道，并且其中所述PFET器件还包括PFET电极， 所述PFET电极包括第二电极，其中所述PFET电极邻接所述p沟道并能 够电连接所述p沟道，并且其中所述第一电极和所述第二电极以直接物理 接触的方式彼此对接。
10. 根据权利要求1的电路结构，其中所述电路结构^C^征为CMOS 结构。
11. 一种处理电路结构的方法，包括以下步骤在NFET器件中，形成NFET栅极叠层、NFET栅极绝缘体、以及n 沟道，其中所述n沟道在Si基材料中并在所述NFET栅极绝缘体之下， 其中所述NFET栅极绝缘体包括第一高k材料层；在PFET器件中，形成PFET栅极叠层、PFET栅极绝缘体、以及p 沟道，其中所述p沟道在Si基材料中并在所述PFET栅极绝缘体之下，其 中所述PFET栅极绝缘体包括第二高k材料层；使用帽材料层覆盖所述第一高k材料和所述第二高k材料，其中所述 第一和第二高k材料与所述帽材料层直接物理接触；使用栅极金属层覆盖所述帽层，其中所述帽材料层和所述栅极金属层 直接物理接触； 在形成所述NFET栅极叠层和所述PFET栅极叠层时，通过构图所述 帽材料层和所述栅极金属层制造在所述NFET栅极叠层中和所述PFET栅 极叠层中的部分，其中在所述NFET器件中和在所述PFET器件中的所述 部分是相同的；使用第 一介质层覆盖所述NFET栅极叠层和所述NFET栅极叠层的邻 近区域；以及将所述NFET器件和所述PFET器件暴露到氧，其中氧到达所述第二 高k材料并使所述PFET器件的所述阈值电压产生预先确定的移动，而由 于所述第一介质层，阻止了氧到达所述第一高k材料。
12. 根据权利要求ll的方法，还包括使用第二^h质层覆盖所述PFET栅极叠层和所述PFET槺极叠层的邻 近区域，并且选择具有压缩应力的所述第二介质层，其中所述第二介质层 将所述压缩应力施加到所述p沟道上。
13. 根据权利要求12的方法，还包括选择具有拉伸应力的所述第一介质层，其中所述第一介质层将所述拉 伸应力施加到所述n沟道上。
14. 根据权利要求13的方法，其中将所述第一介质层和所述第二介质 层二者选择为基本上是SiN。
15. 根据权利要求11的方法，其中所述第一高k材料和所述第二高k 材料是相同的材料，并且所述方法还包括通过所述相同的材料的层来构图 所述第一高k材料层和所述第二高k材料层。
16. 根据权利要求15的方法，其中将所述相同的材料选择为Hf02。
17. 根据权利要求11的方法，其中所述栅极金属层选自W、 Mo、 Mn、 Ta、 TaN、 TiN、 WN、 Ru、 Cr、 Ta、 Nb、 V、 Mn、 Re及其混合物。
18. 根据权利要求17的方法，其中将所述栅极金属层选择为基本上具 有TiN，并且所述帽层包括镧(La)。
19. 根据权利要求ll的方法，其中所述方法还包括使用所述帽层以 预先确定的近似相等的量在减小所述NFET器件的所述阈值电压的同时增 加所述PFET器件的所述阈值电压。
20. 根据权利要求11的方法，其中所述方法还包括形成NFET电极， 所述NFET电极包括第一电极，其中所述NFET电极邻接所述n沟道并能 够电连接所述n沟道，以及形成PFET电极，所述PFET电极包括第二电 极，其中所述PFET电极邻接所述p沟道并能够电连接所述p沟道，以直 接物理接触的方式对接所述第 一 电极与所述第二电极。
21. 根据权利要求ll的方法，其中将所述电路结构选择为CMOS结构。
全文摘要
本发明涉及电路结构及处理电路结构的方法。公开了具有PFET和NFET器件的FET器件结构，所述PFET和所述NFET器件具有高k介质栅极绝缘体、包含金属的栅极、以及阈值调整帽层。所述NFET栅极叠层和所述PFET栅极叠层均具有在所述NFET器件中和所述PFET器件中的相同的部分。所述相同的部分包含至少栅极金属层和帽层。由于所述相同的部分，简化了器件制造，需要较少数目的掩模。此外，作为使用单层金属用于两种类型的器件的栅极的结果，NFET和PFET的端电极可以以直接物理接触的方式彼此对接。还通过所述高k介质的氧暴露来调整器件阈值。阈值旨在用于低功耗器件操作。
文档编号H01L29/78GK101364600SQ200810131359
公开日2009年2月11日 申请日期2008年8月6日 优先权日2007年8月7日
发明者B·B·多里斯, B·P·林德, E·A·卡蒂尔, V·K·帕鲁许里, V·纳拉亚南 申请人:国际商业机器公司