专利名称：N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管的制作方法
技术领域：
本发明涉及一种适用于高压应用的绝缘体上硅的横向双扩散金属氧 化物半导体晶体管(SOILDMOS)的结构，属于功率半导体器件技术领域。
背景技术：
功率半导体器件是电力电子系统进行能量控制和转换的基本电子元 件，电力电子技术的不断发展为半导体功率器件开拓了广泛的应用领域， 而半导体功率器件的导通电阻和击穿电压等特性则决定了电力电子系统 的效率、功耗等基本性能。以横向双扩散金属氧化物半导体晶体管为代表 的现代电力电子器件和相关产品在工业、能源、交通等用电的场合发挥着 日益重要的作用，是机电一体化设备、新能源技术、空间和海洋技术、办 公自动化及家用电器等实现高性能、高效率、轻量小型的技术基础。
随着绝缘体上硅的横向双扩散金属氧化物半导体晶体管的出现，以普 通横向双扩散金属氧化物半导体晶体管无法比拟的优点(功耗低、抗干扰 能力强、集成密度高、速度快、消除闩锁效应)而得到广泛垂青。为使绝 缘体上硅的横向双扩散金属氧化物半导体晶体管有更好的应用，提高绝缘 体上硅器件的击穿电压，进一步降低绝缘体上硅的横向双扩散金属氧化物 半导体晶体管的导通电阻是个重要的研究课题。
在相关的技术中，提出可以减少N型惨杂半导体区的掺杂浓度，不但 可以减少纵向电场的峰值，提高器件的纵向耐压值，而且同时可以提高横 向的器件耐压值，但是会使得器件的导通电阻大大增加，增加了器件的功 耗。
还有提出在P型衬底中埋入一个高掺杂的N型浮空层，就可在纵向上形成两个反向耐压的PN结，从而提高纵向的耐压值，但是这种结构是将 漏区的高电场重新分配到源区和器件的中间区域，所以不利于源区和中间 区域的耐压。
发明内容
本发明的目的是克服现有技术存在的不足，提供一种N型绝缘体上硅 的横向双扩散金属氧化物半导体晶体管，旨在有效提高器件的耐压，降低 器件导通电阻。
本发明的目的通过以下技术方案来实现
N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管，包括半导 体衬底，在所述半导体衬底上设置有埋氧化层，在所述埋氧化层上设有N
型掺杂半导体区，在所述N型掺杂半导体区上设有P阱和N型漏区，在 所述P阱上设有N型源区和P型接触区，在所述P阱的表面设有栅氧化层 且栅氧化层自P阱延伸至N型惨杂半导体区，在所述P阱表面的N型源 区、P型接触区和栅氧化层的以外区域及N型掺杂半导体区表面的N型漏 区以外区域设有场氧化层，在所述栅氧化层的表面设有多晶硅栅且多晶硅 栅延伸至场氧化层的表面，在所述场氧化层、P型接触区、N型源区、多 晶硅栅及N型漏区的表面设有氧化层，在所述N型源区、P型接触区、多 晶硅栅和N型漏区上分别连接有金属层，特点是在所述P阱与N型漏 区之间的N型掺杂半导体区上表面设有上槽区，在所述N型掺杂半导体区 与埋氧化层的接触部位设有下槽区。
实现本发明目的的进一步技术解决方案是
前述的N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管，其中， 所述上槽区与下槽区其位置上下完全对齐。
前述的N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管，其中， 所述上槽区和下槽区中填充二氧化硅。
前述的N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管，其中，所述上槽区和下槽区的形状呈矩形或梯形。
前述的N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管，其中，
所述上槽区左端与栅氧化层右端之间的水平距离在0.5Mm 2pm，所述下 槽区左端与栅氧化层右端之间的水平距离在0.5Mm 2Mm;所述上槽区右 端与N型漏区左端之间的水平距离在0.5pm 2pm，所述下槽区右端与N 型漏区左端之间的水平距离在0.5Mm 2Mm。
前述的N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管，其中， 所述上槽区的深度是N型掺杂半导体区总厚度的1/4 1/3，所述下槽区的 深度是N型掺杂半导体区总厚度的1/4 1/3。
本发明技术方案突出的实质性特点和显著的进步主要体现在-
① 通过在N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管的P 阱和N型漏区之间的N型掺杂半导体区上表面设上槽区，在N型掺杂半 导体区和埋氧化层的接触的地方设下槽区，确保器件N型漏区接高电压时， 上槽区和下槽区可辅助漂移区纵向耗尽，使得漂移区在更高浓度下完全耗 尽且不增加漂移区中的横向电场，从而使器件导通电阻大幅降低的同时击 穿电压显著提高；
② N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管的P阱和N 型漏区之间的N型掺杂半导体区上表面设上槽区，可承担较大的横向电压， 提高器件的总体耐压；
③ N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管的P阱和N 型漏区之间的N型掺杂半导体区上表面设上槽区，可承担较大的横向电压， 因而可在同样的横向击穿电压条件下，减小N型掺杂半导体区的长度，从 而有效地减少了器件所占的面积，同时有效的降低器件导通电阻；
④ N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管的N型掺杂 半导体区和埋氧化层的接触的地方设下槽区，可将埋氧层上表面感应的正 电荷限制在漏区下方，防止因感应的正电荷在横向电场的作用下被扫入N型源区而与表面沟道一起形成"双沟"现象。
下面结合附图对本发明技术方案作进一步说明
图1:没有上槽区和下槽区常规结构的高压N型绝缘体上硅的横向双 扩散金属氧化物半导体晶体管结构示意图2:有上槽区和下槽区结构的高压N型绝缘体上硅的横向双扩散金 属氧化物半导体晶体管结构示意图3:没有上槽区和下槽区常规结构的高压N型绝缘体上硅的横向双 扩散金属氧化物半导体晶体管和有上槽区和下槽区结构的高压N型绝缘体
上硅的横向双扩散金属氧化物半导体晶体管击穿电压与外延硅层厚度关
系的模拟结果图4:没有上槽区和下槽区常规结构的高压N型绝缘体上硅的横向双 扩散金属氧化物半导体晶体管和有上槽区和下槽区结构的高压N型绝缘体 上硅的横向双扩散金属氧化物半导体晶体管的漏极电流随漏极电压变化 的模拟结果图(栅极电压保持5V)。
图中各附图标记的含义见下表:
附图 标记含义附图 标记含义附图 标记含义
1场氧化层2金属层3栅氧化层
4多晶硅栅氧化层6P阱
7N型掺杂半导 体区8埋氧化层9半导体衬底
10N型漏区11N型源区12P型接触区
13上槽区14下槽区
具体实施例方式
常规结构的高压N型绝缘体上硅的横向双扩散金属氧化物半导体晶体 管结构，如图1所示。而本发明提供一种能够有效提高器件的耐压、并且 可以降低器件导通电阻的N型绝缘体上硅的横向双扩散金属氧化物半导体 晶体管。
如图2所示，N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管， 包括半导体衬底9，在半导体衬底9上设置有埋氧化层8，在埋氧化层8 上设有N型掺杂半导体区7，在N型掺杂半导体区7上设有P阱6和N型 漏区10，在P阱6上设有N型源区11和P型接触区12，在P阱6的表面 设有栅氧化层3且栅氧化层3自P阱6延伸至N型掺杂半导体区7，在P 阱6表面的N型源区11、 P型接触区12和栅氧化层3的以外区域及N型 掺杂半导体区7表面的N型漏区10以外区域设有场氧化层l，在栅氧化层 3的表面设有多晶硅栅4且多晶硅栅4延伸至场氧化层1的表面，在场氧 化层l、 P型接触区12、 N型源区ll、多晶硅栅4及N型漏区IO的表面 设有氧化层5，在N型源区ll、 P型接触区12、多晶硅栅4和N型漏区 10上分别连接有金属层2。
其中，在P阱6与N型漏区10之间的N型掺杂半导体区7上表面设 有上槽区13，在N型掺杂半导体区7与埋氧化层8的接触部位设有下槽区 14。上槽区13与下槽区14其位置上下完全对齐。上槽区13和下槽区14 中填充二氧化硅。上槽区13和下槽区14的形状呈矩形或梯形。上槽区13 左端与栅氧化层3右端之间的水平距离在0.5pm 2^im，下槽区14左端与 栅氧化层3右端之间的水平距离在0.5pm 2^im;上槽区13右端与N型漏 区10左端之间的水平距离在0.5pm 2pm，下槽区14右端与N型漏区10 左端之间的水平距离在0.5pm 2pm。上槽区13的深度是N型掺杂半导体 区7总厚度的1/4 1/3，下槽区14的深度是N型掺杂半导体区7总厚度 的1/4 1/3。制备上述结构的工艺过程是O选择一块N型的硅片，在表面热生 长一层薄氧化膜，淀积光刻胶，然后利用一块掩膜版进行光刻，接着刻蚀 出所需的一定宽度和深度的沟槽，再通过生长垫氧、淀积氧化层的方法填 满沟槽，形成下槽区，最后用化学机械抛光法使其平坦化。2)取另一块 硅片热生长氧化层，然后经过抛光处理后与前一块硅片在高温下完成键 合；接着将第一块硅片减薄、磨平，使之达到所需的绝缘体上硅有源层厚
度。3)制作常规的横向双扩散金属氧化物半导体晶体管，包括P型阱注 入、N型掺杂半导体区上表面的上槽区的刻蚀和二氧化硅的填充，场氧的
制备，栅氧的生长，刻蚀，多晶硅的淀积、刻蚀，然后制备高浓度源漏注 入区和衬底接触注入区，最后制备引线孔、铝引线及钝化处理。
本发明通过在N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管 的P阱6和N型漏区10之间的N型掺杂半导体区7上表面设上槽区13， 在N型掺杂半导体区7和埋氧化层8的接触的地方设下槽区14，确保器件 N型漏区10接高电压时，上槽区13和下槽区14可辅助漂移区纵向耗尽， 使得漂移区(图中的N型掺杂半导体区7)在更高浓度下完全耗尽且不增 加漂移区中的横向电场，从而使器件导通电阻大幅降低的同时击穿电压显 著提高，如图3所示，看出器件的击穿电压大大提高。
本发明N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管的P阱 6和N型漏区10之间的N型掺杂半导体区7上表面设上槽区13，可承担 较大的横向电压，提高器件的总体耐压。
本发明N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管的P阱 6和N型漏区10之间的N型掺杂半导体区7上表面设上槽区13，可承担 较大的横向电压，因而可在同样的横向击穿电压条件下，减小N型掺杂半 导体区7的长度，从而有效地减少了器件所占的面积，同时可以有效的降 低器件导通电阻，如图4所示，看出在相同的栅极电压和漏极电压条件下 器件的漏极电流明显增大，说明器件的导通电阻降低。本发明N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管的N型
掺杂半导体区7和埋氧化层8的接触的地方设下槽区14，可将埋氧层8上 表面感应的正电荷限制在漏区下方，防止因感应的正电荷在横向电场的作 用下被扫入N型源区11而与表面沟道一起形成"双沟"现象。
当然，以上仅是本发明的具体应用范例，对本发明的保护范围不构成 任何限制。凡采用等同变换或者等效替换而形成的技术方案，均落在本发 明权利保护范围之内。
权利要求
1.N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管，包括半导体衬底(9)，在所述半导体衬底(9)上设置有埋氧化层(8)，在所述埋氧化层(8)上设有N型掺杂半导体区(7)，在所述N型掺杂半导体区(7)上设有P阱(6)和N型漏区(10)，在所述P阱(6)上设有N型源区(11)和P型接触区(12)，在所述P阱(6)的表面设有栅氧化层(3)且栅氧化层(3)自P阱(6)延伸至N型掺杂半导体区(7)，在所述P阱(6)表面的N型源区(11)、P型接触区(12)和栅氧化层(3)的以外区域及N型掺杂半导体区(7)表面的N型漏区(10)以外区域设有场氧化层(1)，在所述栅氧化层(3)的表面设有多晶硅栅(4)且多晶硅栅(4)延伸至场氧化层(1)的表面，在所述场氧化层(1)、P型接触区(12)、N型源区(11)、多晶硅栅(4)及N型漏区(10)的表面设有氧化层(5)，在所述N型源区(11)、P型接触区(12)、多晶硅栅(4)和N型漏区(10)上分别连接有金属层(2)，其特征在于在所述P阱(6)与N型漏区(10)之间的N型掺杂半导体区(7)上表面设有上槽区(13)，在所述N型掺杂半导体区(7)与埋氧化层(8)的接触部位设有下槽区(14)。
2. 根据权利要求1所述的N型绝缘体上硅的横向双扩散金属氧化物 半导体晶体管，其特征在于所述上槽区(13)与下槽区(14)其位置上 下完全对齐。
3. 根据权利要求1所述的N型绝缘体上硅的横向双扩散金属氧化物 半导体晶体管，其特征在于所述上槽区(13)和下槽区(14)中填充二 氧化硅。
4. 根据权利要求1所述的N型绝缘体上硅的横向双扩散金属氧化物 半导体晶体管，其特征在于所述上槽区(13)和下槽区(14)的形状呈 矩形或梯形。
5. 根据权利要求1所述的N型绝缘体上硅的横向双扩散金属氧化物 半导体晶体管，其特征在于所述上槽区(13)左端与栅氧化层(3)右端之间的水平距离在0.5iim 2pm，所述下槽区(14)左端与栅氧化层(3) 右端之间的水平距离在0.5)am 2^im;所述上槽区(13)右端与N型漏区 (10)左端之间的水平距离在0.5pm 2nm，所述下槽区(14)右端与N 型漏区(10)左端之间的水平距离在0.5nm 2pm。
6. 根据权利要求1所述的N型绝缘体上硅的横向双扩散金属氧化物 半导体晶体管，其特征在于所述上槽区(13)的深度是N型掺杂半导体 区(7)总厚度的1/4 1/3，所述下槽区(14)的深度是N型掺杂半导体 区(7)总厚度的1/4 1/3。
全文摘要
本发明涉及N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管，在衬底上设埋氧化层，埋氧化层上设N型掺杂半导体区，N型掺杂半导体区上设P阱和N型漏区，P阱上设N型源区和P型接触区，P阱表面设栅氧化层，P阱表面的N型源区、P型接触区和栅氧化层以外区域及N型掺杂半导体区表面的N型漏区以外区域设场氧化层，栅氧化层表面设多晶硅栅，场氧化层、P型接触区、N型源区、多晶硅栅及N型漏区的表面设氧化层，N型源区、P型接触区、多晶硅栅和N型漏区上连金属层，在P阱和N型漏区之间的N型掺杂半导体区上表面设上槽区，在N型掺杂半导体区和埋氧化层的接触部位设下槽区。本发明结构能有效提高器件的耐压，降低器件导通电阻。
文档编号H01L29/02GK101599507SQ20091003230
公开日2009年12月9日 申请日期2009年6月10日 优先权日2009年6月10日
发明者易扬波, 李海松, 杨东林, 钦 王, 平 陶 申请人:苏州博创集成电路设计有限公司