专利名称：掩模刻蚀制程中减少多晶硅损失的方法
技术领域：
本发明设计集成电路制造领域，且特别涉及一种掩模刻蚀制程中减少多晶 硅损失的方法。
背景技术：
闪存以其便捷，存储密度高，可靠性好等优点成为非挥发性存储器中研究 的热点。从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展和各
类电子产品对存储的需求，闪存被广泛用于手机，笔记本，掌上电脑和u盘等 移动和通讯设备中，闪存为一种非易变性存储器，其运作原理是通过改变晶体 管或存储单元的临界电压来控制门极通道的开关以达到存储数据的目的，使存 储在存储器中的数据不会因电源中断而消失，而闪存为电可擦除且可编程的只 读存储器的一种特殊结构。如今闪存已经占据了非挥发性半导体存储器的大部 分市场份额，成为发展最快的非挥发性半导体存储器。
然而现有的闪存在迈向更高存储密度的时候，由于受到编程电压的限制， 通过缩小器件尺寸来提高存储密度将会面临很大的挑战，因而研制高存储密度 的闪存是闪存技术发展的重要推动力。传统的闪存在迈向更高存储密度的时候， 由于受到结构的限制，实现器件的编程电压进一步减小将会面临着很大的挑战。
闪存， 一般是被设计成具有堆栈式栅极(Stack-Gate)结构，此结构包括隧 穿氧化层、用来储存电荷的多晶硅浮栅、氧化硅/氮化硅/氧化硅 (Oxide-Nitride-Oxide, ONO)结构的栅间介电层以及用来控制数据存取的多晶 硅控制栅极。
图1A和图1B所示为现有技术中浮栅的制作方法，在半导体衬底IO上依次 形成氧化绝缘层ll、多晶硅层12和氮化硅硬掩膜层13，其中所述多晶硅层12 用于形成浮栅；接着对所述氮化硅硬掩膜层13进行刻蚀形成沟槽，然而在该刻 蚀制程中由于刻蚀较难刚好停止在多晶硅层12上，通常会导致多晶硅层12被刻蚀而减少厚度。现有技术中多晶硅层12具有较厚的厚度，例如为700埃，刻 蚀导致200埃左右的多晶硅层12的损失，最终的多晶硅层厚度为500埃。再请 参考图2A和图2B,半导体衬底20上依次形成氧化绝缘层21、多晶硅层22和 氮化硅硬掩膜层23。随着技术的发展，闪存器件尺寸的缩小，所述浮栅多晶硅 的厚度也变得更薄，例如初始的多晶硅层22厚度变为300埃左右，由于刻蚀的 作用使得其浮栅多晶硅的最终厚度可能会小于100埃，如此厚度的浮栅多晶硅 使得其承受电荷能力较差，同时由于工艺上几十埃的误差偵:得其相对于整个浮 栅的厚度变化非常大，因此造成闪存器件的电学性能不稳定。
发明内容
本发明提出一种掩模刻蚀制程中减少多晶硅损失的方法，其能够有效减少 在闪存器件的浮栅制作工艺中的掩模刻蚀制程的多晶硅损失，使得制成的闪存 器件具有良好的电学性能。
为了达到上述目的，本发明提出一种掩模刻蚀制程中减少多晶硅损失的方 法，应用于闪存器件的浮冲册制作，该方法包括下列步骤
提供一半导体衬底； 在所述半导体衬底上形成第 一绝缘层； 在所述绝缘层上形成多晶硅层； 在所述多晶硅层上形成第二绝缘层； 在所述第二绝缘层上形成掩模层；
对所述掩才莫层进行等离子干法刻蚀并停止在所述第二绝缘层上形成凹槽。
进一步的，所述掩才莫层的材料为氮化硅。
进一步的，所述掩4莫层的厚度为500埃-10000埃。
进一步的，所述第二绝缘层的厚度为20埃~ 600埃。
进一步的，所述第一绝缘层和第二绝缘层的材料为氧化硅。
进一步的，该方法还包括
在所述凹槽以及掩才莫层上沉积氧化硅层；
对所述氧化硅层进行各向异性干法刻蚀，刻蚀停止在多晶硅层上，从而在 凹槽的侧壁形成氧化硅侧墙。本发明提出一种掩模刻蚀制程中减少多晶硅损失的方法，其在多晶硅层和 掩模层之间增加了第二绝缘层，因此能够有效减少在闪存器件的浮栅制作工艺
中的掩模刻蚀制程的多晶硅损失，使得浮栅多晶硅保持原有厚度而能够保持原 有的承受电荷能力，也使得最终制成的闪存器件具有良好的电学性能。
图1A、图1B、图2A和图2B所示为现有技术中浮^I的制作方法示意图。 图3所示为本发明较佳实施例的掩才莫刻蚀制程中减少多晶硅损失的方法流 程图。
图4A 图4D所示为本发明较佳实施例的掩模刻蚀制程中减少多晶硅损失 的方法示意图。
具体实施例方式
为了更了解本发明的技术内容，特举具体实施例并配合所附图式说明如下。
请参考图3，图3所示为本发明较佳实施例的掩模刻蚀制程中减少多晶硅损 失的方法流程图。本发明提出一种掩模刻蚀制程中减少多晶硅损失的方法，应 用于闪存器件的浮栅制作，该方法包括下列步骤
步骤S100:提供一半导体衬底；
步骤S200:在所述半导体衬底上形成第一绝缘层；
步骤S300:在所述绝缘层上形成多晶硅层；
步骤S400:在所述多晶硅层上形成第二绝缘层；
步骤S500:在所述第二绝缘层上形成掩模层；
步骤S600:对掩模层进行等离子干法刻蚀并停止在第二绝缘层上形成凹槽；
步骤S700:在所述凹槽以及掩模层上沉积氧化硅层；
步骤S800:对所述氧化硅层进行各向异性干法刻蚀，刻蚀停止在多晶硅层 上，从而在凹槽的侧壁形成氧化硅侧墙。
根据本发明较佳实施例，所述掩模层的材料为氮化硅，所述掩模层的厚度 为500埃~ 10000埃。所述第二绝缘层的厚度为20埃~ 600埃，所述第一绝缘 层和第二绝缘层的材料为氧化硅。再请参考图4A~图4D,图4A~图4D所示为本发明较佳实施例的掩模刻 蚀制程中减少多晶石圭损失的方法示意图。图4A中，提供一半导体衬底100,其 上一次形成有第一绝缘层110、多晶硅层120、第二绝缘层130和掩模层140, 其中多晶硅层120用于形成浮栅多晶硅。再请参考图4B，对所述掩模层140进 行等离子干法刻蚀并停止在所述第二绝缘层130上形成凹槽，由于增加了第二 绝纟彖层130作为刻蚀停止层，因此可以较好的控制刻蚀停止的位置，若产生部 分过刻蚀，去除的部分也仅仅会是第二绝缘层130，而不会去除多晶硅层120。 接着请参考图4C和图4D，在所述凹槽以及掩才莫层140上沉积氧化硅层150并 对所述氧化硅层150进行各向异性干法刻蚀刻蚀停止在多晶硅层120上，从而 在凹槽的侧壁形成氧化硅侧墙160。通过沉积与刻蚀氧化硅层150,由于其与第 二绝缘层130具有相同的材料，不需要增加额外的步骤以去除之前硬掩模层刻 蚀之后留下的第二绝缘层130。
综上所述，本发明提出一种掩模刻蚀制程中减少多晶硅损失的方法，其在 多晶硅层和掩模层之间增加了第二绝缘层，因此能够有效减少在闪存器件的浮 栅制作工艺中的掩模刻蚀制程的多晶硅损失，使得浮栅多晶硅保持原有厚度而 能够保持原有的承受电荷能力，也使得最终制成的闪存器件具有良好的电学性 能。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明 所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各 种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。
权利要求
1.一种掩模刻蚀制程中减少多晶硅损失的方法，应用于闪存器件的浮栅制作，其特征在于，该方法包括下列步骤提供一半导体衬底；在所述半导体衬底上形成第一绝缘层；在所述绝缘层上形成多晶硅层；在所述多晶硅层上形成第二绝缘层；在所述第二绝缘层上形成掩模层；对所述掩模层进行等离子干法刻蚀并停止在所述第二绝缘层上形成凹槽。
2. 根据权利要求1所述的掩模刻蚀制程中减少多晶硅损失的方法，其特征 在于，所述掩模层的材料为氮化硅。
3. 根据权利要求1所述的掩模刻蚀制程中减少多晶硅损失的方法，其特征 在于，所述掩模层的厚度为500埃~ 10000埃。
4. 根据权利要求1所述的掩模刻蚀制程中减少多晶硅损失的方法，其特征 在于，所述第二绝缘层的厚度为20埃~ 600埃。
5. 根据权利要求1所述的掩模刻蚀制程中减少多晶硅损失的方法，其特征 在于，所述第一绝缘层和第二绝缘层的材料为氧化硅。
6. 根据权利要求5所述的掩模刻蚀制程中减少多晶硅损失的方法，其特征 在于，该方法还包4舌在所述凹槽以及掩模层上沉积氧化硅层；对所述氧化硅层进行各向异性干法刻蚀，刻蚀停止在多晶硅层上，从而在 凹槽的侧壁形成氧化硅侧墙。
全文摘要
本发明提出一种掩模刻蚀制程中减少多晶硅损失的方法，应用于闪存器件的浮栅制作，该方法包括下列步骤提供一半导体衬底；在所述半导体衬底上形成第一绝缘层；在所述绝缘层上形成多晶硅层；在所述多晶硅层上形成第二绝缘层；在所述第二绝缘层上形成掩模层；对所述掩模层进行等离子干法刻蚀并停止在所述第二绝缘层上形成凹槽。本发明提出一种掩模刻蚀制程中减少多晶硅损失的方法，其能够有效减少在闪存器件的浮栅制作工艺中的掩模刻蚀制程的多晶硅损失，使得制成的闪存器件具有良好的电学性能。
文档编号H01L21/28GK101599431SQ20091005538
公开日2009年12月9日 申请日期2009年7月24日 优先权日2009年7月24日
发明者孔蔚然, 董耀旗 申请人:上海宏力半导体制造有限公司