制造存储栅像素设计的方法

专利名称：制造存储栅像素设计的方法
技术领域：
本发明一般涉及半导体装置领域，更具体地涉及制造包括存储栅的像素的方法。
背景技术：
CMOS成像器包括像素单元的焦平面阵列，每个单元包括用于在村底的掺杂区中产生光生电荷的铺设在衬底上的光传感器，例如光电栅、光电导体或发光二极管。在CMOS成像器中，像素单元的活动部件、例如四晶体管(4T)像素执行如下必要的功能(1 )光子至电荷的转换；(2)将电荷转移到浮动扩散区；(3)在将电荷转移到浮动扩散区之前将浮动扩散区复位到已知状态；(4)选择像素单元以用于读出；以及(5)基于光子转换的电荷来输出和放大表示复位电压和像素信号电压的信号。由源极跟随器输出晶体管将位于浮动扩散区处的电荷转换成像素或复位输出电压。
示范CMOS成像电路、其处理步骤和成像电路的多种CMOS部件的功能的详细描述在如下专利中有描述，例如美国专利号6140630、美国专利号6376868、美国专利号6310366、美国专利号6326652、美国专利号6204524和美国专利号6333205，它们全部转让给Micron Technology有限/>司。前述专利的每个/>开通过引用全部结合于本文。
图1A和图1B中图示了常规CMOS四晶体管(4T)像素单元10的示意图。图1A是单元10的俯视图；图1B是图1A中单元10沿直 线A-A，的截面图。图示的单元10包括铰接(pinned)光电二极管13 作为光电传感器。或者，CMOS单元10可以包括光电栅、光电导体 或其他光子至电荷转换装置来取代铰接光电二极管13作为光生电荷 的初始累积区域。光电二极管13包括在p型半导体衬底层2中形成 的p+表面累积层5和下面的n-累积区14。
图1的像素单元10具有用于将n-累积区域14中生成的光电荷转 移到浮动扩散区域3 (即存储区域)的转移栅7。浮动扩散区域3还 连接到源极跟随器输出晶体管的栅27。源极跟随器输出晶体管将输出 信号提供到具有栅37的行选择访问晶体管，栅37用于选择性地选通 至端子(未示出)的输出信号。在每个电荷从光电二极管13的n-区 域14转移之前，具有栅17的复位晶体管将浮动扩散区域3复位到指 定的电荷级。
图示的铰接光电二极管13在p型村底2上形成。例如还有可能在 n型外延层中具有p型衬底基极。光电二极管13的n-累积区13和p+ 累积区5被分隔在绝缘区9和电荷转移栅7之间。图示的常规铰接光 电二极管13具有口+/11-4-结构。
包括CMOS成像器像素10的成像器像素通常具有低信噪比以及 窄动态范围，因为它们无法充分地收集、转移和存储光电传感器的光 敏区域所收集的电荷。此外，这些像素还承受kTC噪声的影响，这种 噪声是像素复位期间生成的一种热相关噪声。kTC噪声涉及扩散区域 或存储电容器复位期间电压的随机变化。
因为像素电信号的大小非常小，所以像素的信噪比和动态范围应 该尽可能高。此外，客户需求越来越倾向于要求更高动态范围的应用。 使用附加的栅来增加像素的功能操作(例如电子快门)，然而会增加 像素的大小或降低像素的填充系数。
为解决缩放的像素中的白噪声同时提供电子快门而提出的一个发 明是快门栅。当在像素设计中实现快门栅时，还添加存储节点，以便将光电二极管13内累积的电荷通过快门栅转移到存储节点。附加的 存储节点能够在电荷转移到浮动扩散节点之前使浮动扩散节点复位
和读出，由此能够实现相关的双取样和kTC噪声的降低。像素可以存
储的电荷量也增加了，因为选通的存储节点具有比光电二极管节点更
大的电荷存储容量。引入快门栅的像素的示例是转让给Micron Technology有限公司的美国申请号10/721191，它通过引用结合于本 文。
此外，在常规像素单元中，当电荷从光转换装置转移到读出电路 时，在光生电荷的路径中可能存在势垒。这种势垒可能阻止一部分光 生电荷达到读出电路，由此降低像素单元的电荷转移效率，同时也降 低最终图像的质量。因此，所需要的是一种相对简单的方法，用于利 用具有电荷丟失低的良好电荷转移特征的电子快门制造像素单元。

发明内容
本发明的示范实施例提供一种制造具有全局快门栅结构的像素单 元的方法，其中在光电传感器与笫一电荷存储区之间提供第一选通电 荷势垒，在第一电荷存储区与浮动扩散区之间提供选通第二电荷势 垒。全局快门栅控制第一电荷势垒，而转移栅控制第二电荷势垒。
根据本发明的一个修改的示范实施例，还在像素传感器单元上形 成电容性结构以便提供整体增加的电荷存储容量。


参考附图通过下文对提供的示范实施例的详细描述，将使本发明 的前述和其他优点及特征更为显而易见。 图1A是常规像素传感器单元的俯视图； 图1B是图1A中常规像素传感器单元沿直线A-A，的截面图； 图2A是根据本发明构造的示范像素传感器单元的俯视图； 图2B是图2A中示范像素传感器单元沿直线B-B，的截面图；图3A是根据第一示范实施例的初始制造阶段截取的图2A中示范 像素传感器单元的截面图3B是根据第二示范实施例的初始制造阶段截取的图2A中示范 像素传感器单元的截面图4是图3A和3B中所示的制造阶段之后的制造阶段截取的图 2A中示范像素传感器单元的截面图5是图4中所示的制造阶段之后的制造阶段截取的图2A中示 范像素传感器单元的截面图6是图5中所示的制造阶段之后的制造阶段截取的图2A中示 范像素传感器单元的截面图7是图6中所示的制造阶段之后的制造阶段截取的图2A中示 范像素传感器单元的截面图8是图7中所示的制造阶段之后的制造阶段截取的图2A中示 范像素传感器单元的截面图9是图8中所示的制造阶段之后的制造阶段截取的图2A中示 范像素传感器单元的截面图IO是图9中所示的制造阶段之后的制造阶段截取的图2A中示 范像素传感器单元的截面图11是图10中所示的制造阶段之后的制造阶段截取的图2A中 示范像素传感器单元的截面图12是图11中所示的制造阶段之后的制造阶段截取的图2A中 示范像素传感器单元的截面图13是图12中所示的制造阶段之后的制造阶段截取的图2A中 示范像素传感器单元的截面图14图示包括根据本发明构造的示范像素传感器单元的成像装 置的框图；以及
图15示出包括根据本发明构造的至少一个成像器装置的处理器 系统。
具体实施例方式
在下文的详细描述中，参考了构成其一部分的附图，以及其中通 过说明的方式示出可以实施本发明的特定实施例。这些实施例给予充 分详细的描述，以使本领域技术人员能够实施本发明，并且要理解可 以利用其他实施例，以及在不背离本发明精神和范围的前提下可以进 行结构、逻辑和电气方面的更改。
术语"衬底"应理解为基于半导体的材料，包括硅、绝缘体上覆
硅(SOI)或蓝宝石上覆硅(SOS)技术、掺杂和非掺杂半导体、基极
半导体基础支持的硅的外延层以及其他半导体结构。而且，当下文描 述中涉及到"村底"时，可能利用了先前的过程步骤来形成基极半导 体结构或基础中的区域或结。此外，半导体无需是硅基的，但是可以 基于硅-锗、锗或砷化镓。
术语"像素"涉及包含用于将光辐射转换成电信号的光电传感器 和晶体管的图片元素单元。为了说明的目的，附图和本文的描述中图
示了代表性的像素，通常成像器中所有像素的制造将以相似的方式同
时进行。
虽然在本文中本发明是参考一个像素单元的体系结构和制造来描
述的，但是应该理解到这是成像器装置的阵列(例如(图14)成像器 装置308的阵列240)中多个像素单元的代表。现在参考附图，其中 相似附图标记表示相似部件，图2A和图2B分别示出示范像素单元 100的俯视图和截面图。像素单元100具有构建电荷势垒的掺杂区， 该电荷势垒既用于阻止电荷从光电传感器(例如光电二极管124)经 快门晶体管110到存储区域114，又用于将电荷有效地从光电传感器 (例如光电二极管124)经快门晶体管110转移到存储区域114，并从 此处经转移晶体管130到浮动扩散区134，并从此处经转移晶体管130 到浮动扩散区134，其将像素信号提供到源极跟随器晶体管137的栅 以用于输出。像素单元100在p型衬底101中形成。像素单元100在衬底101 中具有三个大的p阱，如图2B所示。两个掺杂区104、 124形成光电 二极管结构。表面掺杂区124作为说明是掺杂的p型。位于第一掺杂 区124下方的第二掺杂区104作为说明是n型。第二掺杂区是电荷累 积区104。这两个掺杂区104、 124在衬底101中构成p/n/p光电二极 管。位于累积区104任何一侧的是p型掺杂区150、 151。掺杂区151 在例如累积区104和第一电荷存储区114之间构建受控电荷势垒并緩 解这些区之间的泄漏。掺杂区150在绝缘区109边缘处緩解泄漏。
电荷存储区114在村底101中、在p阱161的至少部分内部形成。 部分位于第一电荷存储区114上方的是电荷存储栅110。在操作中， 电荷存储栅IIO通过降低两个区104、114之间的电荷势垒来将电荷从 光电二极管的累积区104转移到电荷存储区114。应该理解到当将像 素单元100并入像素阵列240中(图14 )时，必须通过导线将快门存 储栅110的每一个电气连接在一起，以便同时打开和关闭每个存储栅 110以执行全局快门。
接下来，在电荷存储栅110附近形成转移晶体管栅堆叠130。与 电荷存储栅110 —样，转移晶体管栅堆叠130规定将电荷从电荷存储 区114转移到浮动扩散区134。浮动扩散区134是在衬底101中至少 部分在p阱162内部形成的轻微掺杂的n型区。附加p型掺杂区152 位于电荷存储区114和浮动扩散区134之间。此p型掺杂区152提供 这两个区114、 134之间的电荷流的受控电荷势垒。
如图2B所示，将浮动扩散区134电气连接到源极跟随器晶体管 137的栅以用于读出操作。复位晶体管127还连接到浮动扩散区134， 并且用于将扩散区134的电荷复位。像素单元IOO还具有行选择晶体 管147，它将源极跟随器晶体管137的输出连接到像素阵列的相关联 的列线路125。
像素单元100还具有位于单元100的任何一侧上的浅槽绝缘区 109。每个绝缘区109位于p阱内。在绝缘区109上方形成的是电容器结构119,它用于进一步增加单元100的电荷容量。应该理解的是 电容性结构119还可以在像素单元100上其他位置处形成，包括电气 连接到电荷存储区114或浮动扩散区134的任何一个的位置。
在像素单元100作为成像器装置308的一部分(图14 )的操作中， 像素单元100中的存储节点114使浮动扩散区134能够被复位，并在 通过存储区114之后光电二极管累积区104处始发的光生电荷向浮动 扩散区134进行电荷转移之前被读出。这还允许对像素单元100双重 取样，并减少kTC噪声。像素IOO可以存储的电荷的总量增加了，因 为选通存储节点114具有比浮动扩散节点134更大的电荷存储容量。
此外，还提高了像素单元100的电荷转移效率，因为存储栅110 和转移栅130有效地控制电荷累积区104、电荷存储区域114和浮动 扩散区134之间的电荷势垒，以确保将光电二极管累积区104中生成 的电荷完全转移，然后将其移动到浮动扩散区134。具体来说，当控 制电路250将存储栅110开启时，电荷存储区104、 114之间的势垒被 降低，因为p型区151被有效地反转，由此使累积的电子能够从累积 区104流到电荷存储区114。相似地，当转移栅130开启时，电荷存 储区114、 134之间的势垒被降低，由此允许累积的电子从电荷存储区 114流到浮动扩散区134。
现在参考图3A-13，描述根据第一示范实施例制造像素单元100 的方法。制造的初始阶段(图3A)过程中，在半导体衬底101中形 成绝缘区109。浅槽绝缘是一种用于形成绝缘区109的技术，当然还 可以采用本领域中^^知的其他技术。在衬底IOI的顶面上形成牺牲氧 化层102。氧化层102帮助保护村底表面在如下处理期间免受损坏和 污染。可以通过将硅村底101表面氧化以形成一层氧化硅102来形成 牺牲氧化层102，该层氧化硅通常具有范围约为50到150埃厚的厚度。
接下来，如图4所示，在牺牲氧化层102上形成一层光阻。根据 需要对光阻布图和显影，以形成掺杂物将^皮植入衬底101的开口。接 下来，使用任何适合的n型掺杂物，形成n型掺杂区104 (电荷累积
ii区)和114 (电荷存储区)。n型掺杂区104、 114可以具有每cmS约为 le"到约le"个基本单位的范围内，优选地在每cmS约为5e"到约5e17 个基本单位的范围内的浓度。然后从衬底101表面剥离光阻层和牺牲 氧化层。此后，在4于底101上形成4册氧化层102。 4册氧化层103可以 由任何适合的栅电介质材料形成。
作为制造的前两个阶段的备选，图3B图示根据本发明第二示范 实施例制造像素单元100的备选方法。具体而言，参考图3B，通过将 村底101的上表面氧化来形成牺牲氧化层102,但是在形成之后立即 移除牺牲氧化层102。在此位置中，在衬底101的表面形成栅氧化层 103。栅氧化层103可以由任何适合的栅氧化材料形成，包括但不限 于二氧化硅。完成此步骤之后，余下的制造步骤对于每种方法均是完 全相同的。因此，应该理解余下的附示用于制造最初根据刚刚描 述的示范方法制造的像素单元100的余下步骤。
转到图5，在栅氧化层103上沉积多晶硅层105。接下来，如图6 所示，覆盖层阈值电压(Vt)调整植入将p型掺杂物沉积到衬底101 中。图7图示掩蔽的Vt调整植入，这是通过沉积光阻层并对其布图 以形成选择性的掺杂物开口来实现的。可以利用任何适合的p型掺杂 物。执行该步骤以便调整后续形成的晶体管的阈值电压并构建电子流 出累积区104和流进第一存储区114和浮动扩散区134的受控电荷势 垒(图2B)。所形成的p型区150、 151、 152以虚线图示。这些p型 掺杂区150、 151、 152可以具有每cn^约为le"到约le"个基本单位 的范围内，优选地在每cm3约为5e16到5e17个基本单位的范围内的p 型掺杂物浓度。
接下来，如图8所示，在衬底上沉积多个层。在多晶硅层105上 形成绝缘层107。然后在绝缘层107上沉积第二多晶硅层108。在所 有的层103、 105、 107、 108上形成基于原硅酸四乙酯(TEOS)的氧 化层以形成TEOS基氧化罩(oxide cap )。如图9所示，接下来采用适 合的光阻，并选择性地移除大多数绝缘层107、第二多晶硅层108和TEOS罩层。在绝缘区109上方的区域中，保留层103、 105、 107、
109、 TEOS的每一个，由此形成电容性结构119。在像素单元100的 余下部分之上，仅保留栅氧化103和第一多晶硅层105。
然后，蚀刻栅氧化103和多晶硅105层以形成如图10所示的栅堆 叠。接下来，沉积另一个光阻层并对其布图，以形成用于掺杂物植入 的开口 。然后将适合的p型掺杂物植入到衬底101以形成p阱160、 161、 162。这些p阱可以具有每cn^约为5e"到约le"个基本单位的 范围内，优选地在每cmS约为le"到le卩个基本单位的范围内的p型 掺杂物浓度。接下来，剥离光阻层，并在衬底101的表面上生长氧化 层120 (图11 )。氧化层120在每个电容性结构119上以及围绕栅堆叠
110、 130形成绝缘罩和侧壁。
如图12所示，形成光阻层并对其布图，以使之存在于掺杂区104 的区域上以外的任何位置。在此区域中，将p型掺杂物植入到村底101 以形成p型表面区124。表面区124的掺杂浓度可以在每cn^约为2e17 到约5e"个基本单位的范围内，优选地在每cn^约为5e"到约5e"个 基本单位的范围内。然后剥离光阻层，并在单元100上的衬底101上 形成另一个光阻层并对其布图，如图13所示。通过光阻上布图的开 口植入N型掺杂物，以便在衬底101中构建浮动扩散区134。浮动扩 散区134具有每cn^约为le"到约2e"个基本单位的范围内，优选地 在每cm3约为5e"到5e"个基本单位的范围内的n型掺杂物浓度。浮 动扩散区134位于p阱162内。
在此阶段，示范像素传感器单元100的形成基本完成。可以根据 需要使用附加处理步骤形成绝缘光电装置屏蔽层以及互连金属化层。
图14图示具有像素阵列240的示范CMOS成像器308的框图， 该像素阵列240包括按预定数量的列和行安排的多个像素100，其中 每个像素单元作为上文描述的图示实施例的其中之一来构造。连接到
阵列240的是信号处理电路，如上所述，它的至少一部分可以在村底 中形成。由行选择线路同时将阵列204中的每个行的像素全部开启，由各个列选择线路选择性地输出每个列的像素。提供多个行和列线路
以实现整个阵列240。由行驱动器245响应行地址解码器255选择性 地激活行线路。由列驱动器260响应列地址解码器270选择性地激活 列选择线路。由此，为每个像素提供一个行和列地址。
由定时和控制电路250操作CMOS成像器，该电路控制地址解码 器255、 270以选择适合的行和列线路来执行像素读出。控制电路250 还控制行和列驱动器电路245、 260,以便它们将驱动电压施加到被选 择的行和列线路的驱动晶体管。由样本和保持电路261读取像素列信 号，通常包括像素复位信号(Vrst)和像素图像信号(Vsig)。在复位栅 127将浮动扩散区134复位之后立即从像素100读取Vrst。 V^表示像 素单元100的光敏部件响应施加的光生成的电荷的量。由差分放大器 262为每个像素生成差分信号(Vrst - Vsig )，并由模数转换器275( ADC ) 将其数字化。模数转换器275将数字化的像素信号提供到图像处理器 280，其形成并输出数字图像。
图15图示一种基于处理器的系统1100,包括具有根据本文描述 的方法构造的像素的成像装置308。例如，像素可以是根据上文描述 的本发明的示范实施例构造的示范像素单元100。基于处理器的系统 1100是具有可以包括图像传感器装置的数字电路的系统的示范。在不 作限制的情况下，此类系统可以包括计算机系统、摄像机系统、扫描 仪、机器视觉、车辆导航、视频电话、监视系统、自动聚焦系统、星 跟踪器系统、运动检测系统、图像稳定系统和数据压缩系统。
基于处理器的系统1100,例如摄像机系统一般包括如微处理器的 中央处理单元(CPU) 1102，它通过总线1104与输入/输出(I/O)装 置1106通信。成像装置308还通过总线1104与CPU 1102通信，可 以包括具有如上文论述构造的示范像素单元100的CMOS像素阵列。 基于处理器的系统1100还包括也通过总线1104与CPU 1102通信的 随机存取存储器(RAM) 1110,并可以包括例如闪速存储器的可拆卸 存储器1115。成像装置308可以与诸如CPU、数字信号处理器或微处
14理器的处理器组合，可以具有或不具有单个集成电路上的存储器或在 与处理器不同的芯片上的存储器。基于处理器的系统1100中的存储器 装置的任何一个可以存储采用上文描述的方法的软件。
上文描述和附图仅视为实现本发明特征和优点的示范实施例的说 明。在不背离本发明精神和范围的前提下可以对特定过程条件和结构 作修改和替代。因此，本发明并不视为局限于上面描述和附图，而是 仅由所附权利要求的范围内限定。
权利要求
1.一种图像传感器像素结构，包括在第二传导性类型的衬底中的第一传导性类型的第一和第二掺杂区，所述第一和第二掺杂区对应于电荷存储区；在所述衬底中的第三和第四掺杂区，所述第一掺杂区位于所述第三掺杂区下方以形成光传感器，并且所述第四掺杂区至少部分地位于所述第一和第二掺杂区之间以在所述第一和第二掺杂区之间形成电荷势垒；以及在所述第二和第四掺杂区的至少一部分上方形成栅结构，以使所述栅结构操作性地降低所述电荷势垒并将电荷从所述第一掺杂区选通到所述第二掺杂区。
2. 如权利要求1所述的图像传感器像素结构，还包括 从所述第二掺杂区横向位移的所述第一传导性类型的第五掺杂区；以及栅结构，用于将电荷从所述第二掺杂区选通到所述第五掺杂区。
3. 如权利要求1所述的图像传感器像素结构，还包括 所述第二传导性类型的阱，所述第五掺杂区位于其中。
4. 如权利要求3所述的图像传感器像素结构，还包括 在所述衬底中并且位于所述第二和第五掺杂区之间的所述第二传导性类型的第六掺杂区。
5. 如权利要求1所述的图像传感器像素结构，其中所述第四掺杂 区在所述第二传导性类型的掺杂阱内形成。
6. 如权利要求1所述的图像传感器像素结构，其中，所述第三掺 杂区至少部分地耦合到所述衬底。
7. 如权利要求1所述的图像传感器像素结构，其中，通过所述第 二传导性类型的第七掺杂区和所述笫二传导性类型的第八掺杂区来 形成所述第三掺杂区。
8. 如权利要求1所述的图像传感器像素结构，其中，通过所述第二传导性类型的第九掺杂区和所述第二传导性类型的第十掺杂区来形成所述第四掺杂区，所述第十掺杂区形成至少部分位于所述第 一和第二掺杂区之间的所述第二传导性类型的阱。
9. 一种图像传感器单元，包括具有第一掺杂物浓度的p型衬底；在所述村底中的n型光生电荷累积区；在所述村底中的受控势垒，被配置为对电荷流出所述累积区进行控制并且包括具有第二掺杂物浓度的第一 p型阱区；至少部分地位于所述第一 p型阱区内且具有第三掺杂物浓度的第一p型沟道区。
10. 如权利要求9所述的图像传感器单元，还包括具有至少部分地在所述第一 p型阱区上方的栅的晶体管，其中所述晶体管能够控制所述受控势垒。
11. 如权利要求9所述的图像传感器单元，还包括与所述沟道区相邻的第一电荷存储区。
12. 如权利要求11所述的图像传感器单元，还包括与所述第一电荷存储区相邻的第二p型沟道区。
13. 如权利要求12所述的图像传感器单元，还包括与所述第二沟道区相邻地形成的第二电荷存储区。
14. 如权利要求13所述的图像传感器单元，其中，第一和第二电荷存储区包括对所述衬底的预定区域掺杂n型。
15. 如权利要求13所述的图像传感器单元，还包括具有栅堆叠的转移晶体管，所述栅堆叠能够将电荷从所述第 一 电荷存储区转移到所述第二电荷存储区。
16. 如权利要求13所述的图像传感器单元，其中，在第二p型阱区内形成所述第二电荷存储区。
17. 如权利要求9所述的图像传感器单元，其中，所述第一浓度在每cm3大约5 x 1017至大约1 x 10"个基本单位的范围内。
18. 如权利要求17所述的图像传感器单元，其中，所述第二浓度在每cm3大约5 x 1015至大约lx 1018个基本单位的范围内。
19. 如权利要求18所述的图像传感器单元，其中，所述第二浓度在每cn^大约1 x 16至大约lx 1017个基本单位的范围内。
20. 如权利要求17所述的图像传感器单元，其中，所述第三浓度在每cn^大约5x 1016至大约lx 1018个基本单位的范围内。
21. 如权利要求20所述的方法，其中，所述第三浓度在每cn^大约1 x 1016至大约lx 1018个基本单位的范围内。
全文摘要
一种制造具有快门栅结构的像素单元的方法。在光电二极管与第一电荷存储区之间以及第一存储区与浮动扩散区之间分别构建第一和第二电荷势垒。形成全局快门栅以控制电荷势垒，并通过有效地降低第一电荷势垒来将电荷从光电二极管转移到第一电荷存储区。转移晶体管执行操作以通过降低第二电荷势垒来将电荷从第一存储区转移到浮动扩散区。
文档编号H01L27/146GK101635302SQ20091015118
公开日2010年1月27日 申请日期2005年8月15日 优先权日2004年8月24日
发明者I·佩特里克, 洪性权 申请人:微米技术有限公司