一种存储装置及其制造方法

专利名称：一种存储装置及其制造方法
技术领域：
本发明是关于基于以相变化为基础的存储器材料的高密度存储装置， 包含以硫属化物为基础的材料及其它可编程电阻材料，及此装置的制造方 法。
背景技术：
例如硫属化物材料及相似材料的相变化材料，能通过适用于集成电路 实施程度的电流的施加，引起非晶态与结晶态之间的相变化。 一般非晶态 的特征为具有较一般结晶态高的电阻，其可轻易感知以指示数据。该多个 特性有益于使用可编程电阻材料以形成非易失性存储器电路，其可随机存 取及写入。
自非晶态变化至结晶态通常是一较低电流操作。此处称为复位的自结 晶态变化至非晶态一般是一较高电流操作，其包含一短高电流密度脉冲以 熔化或崩溃结晶结构，其后该相变化材料快速冷却，冷却相变化程序及使 至少一部份相变化材料在非晶态中稳定化。期望可以最小化用于引起相变 化材料自结晶态至非晶态的转变的复位电流的大小。
复位所需的电流大小可通过降低存储单元中相变化材料的尺寸及/或 在电极与相变化材料之间的接触面积而降低，如此较高电流密度是以通过 相变化材料元件的小的绝对电流值而达成。
控制相变化存储单元中主动区域尺寸的一方法，是设计用以传递电流 至相变化材料体的非常小的电极。此小电极结构诱发接触位置如伞状头部
的一小面积的相变化材料中的相变化。请参见2002年8月6日颁给Wicker， 名称为「侧壁导体的减小接触面积」的美国专利第6,429,064号；2002年 10月8日颁给Gilgen,名称为「电极间的小接触面积的制造方法」的美国 专利第6,462，353号；2002年12月31日颁给Lowrey，名称为「三维(3D) 可编程装置」的美国专利第6，501,ni号；2003年7月1日颁给Harshfield，
6名称为「存储器元件及其制造方法」的美国专利第6，563，156号。
于制造非常小尺寸的装置时所引起的问题，包含制造大型高密度存储
装置时的对准的议题。
因此，期望能提供一种具有小尺寸及低复位电流的完全自我对准的存
储单元结构，及此种用于大型高密度存储装置的结构的制造方法。

发明内容
有鉴于此，本发明的主要目的在于提供一种存储装置及其制造方法。 此处所描述的存储装置包含多个存储单元。该多个存储单元中每一存 储单元包含一二极管，该二极管包含掺杂半导体材料、及一介电间隔物， 在该二极管上，且定义一开口，该介电间隔物具有与该二极管侧边自我对 准的侧边。该多个存储单元中每一存储单元更包含一存储器元件，在该介 电间隔物上以及包含在该开口内与该二极管的一顶表面接触的一部份。
此处所描述的存储装置的制造方法，包含形成一包含字线材料、字线 材料上的二极管材料、二极管材料上的介电间隔物材料、及介电间隔物材 料层上的第一牺牲材料的结构。多个介电填充的第一沟道被形成在该结构 中，延伸于第一方向以定义多个条状物，每一条状物包含一字线，该字线 包含字线材料。第二牺牲材料被形成在条状物及介电填充的第一沟道上。 多个介电填充的第二沟道被形成下至字线，且延伸于第二方向以定义多个 包含第二牺牲材料的牺牲条状物。移除该第一牺牲材料以定义介层，及移 除牺牲条状物以定义介层上方的沟道且延伸至第二方向。多个介电间隔物 是以介电间隔物材料形成。之后多个存储器元件及多个位线形成在介层及 沟道内。
此处所描述的存储单元可导致位于存储器元件内的主动区域能制作 得极小，因而可降低诱发相变化所需的电流大小。位于开口内为介电间隔 物定义的存储器元件的第一部份的宽度是较二极管者及位线小，且较佳为 小于一般用于形成存储器阵列的二极管及字线的光刻工艺的最小特征尺 寸，该小的存储器元件的第一部份集中该存储器元件的第一部份的电流密 度，藉以降低诱发主动区域中相变化所需的电流大小。另外，该介电间隔 物较佳包含可以提供一些热隔绝的材料，其亦有助于降低诱发相变化所需的电流量。再者，在实施例中，存储器元件的第二部份能自主动区域中的 对应位线提供一些热隔绝。
此处所描述具有完全自我对准存储单元的存储器阵列可导致高密度 存储器。在实施例中，阵列的存储单元的剖面积是整个由字线及位线的尺 寸决定，此允许阵列具有高存储器密度。字线具有字线宽度，且相邻字线 是以一字线分离距离分开，及位线具有位线宽度，且相邻位线是以一位线 分离距离分开。于较佳实施例中，字线宽度与字线分离距离的总和等于用 于形成阵列的特征尺寸F的两倍，及位线宽度与位线分离距离的总和等于 用于特征尺寸F的两倍。
本发明的其它态样及优点，能由阅读下面的附图、详细说明及权利要 求看出。


图1是表示此处所描述使用具有二极管存取装置的完全自我对准多孔 型存储单元的一部份交点阵列实施的简示图。
图2A至图2B是表示配置在交点阵列中的存储单元的剖面视图。
图3至图16是表示制造如图2A至图2B所示的存储单元的交点阵列
的制造顺序的步骤。
图17是包含此处所描述具有二极管存取装置的完全自我对准存储单
元的交点存储器阵列的集成电路的简化方块图。
主要元件符号说明
10 集成电路
14 驱动器
16 字线
18 位线译码器
20 位线
22 总线
24 感测放大器
26 数据总线24 数据输入结构
28 数据输入线
30 电路
32 数据输出线
34 控制器
36 偏压调整供应电压
100 阵列
115 存储单元
116a 第一侧边
116b 第二侧边
116c 第一侧边
116d 第二侧边
120 位线 120a 位线 120b 位线 120c 位线
121 二极管
122 第一掺杂半导体区域
123a 侧边
123b 侧边
124 第二掺杂半导体区域
125 分离距离
126 pn结
127 侧边 130 字线 130a 字线 130b 字线 130c 字线 132 分离距离 133a 侧边
9133b侧边
134*存 苋反
140介电间隔物
141侧边
150主动区域
155主动区域
160存储器元件
162第一部份
163宽度
164第二部份
170介电质
180导电覆盖层
300多层结构
310字线材料
312二极管材料
315总厚度
320第一掺杂半导体材料层
330第二掺杂半导体材料层
340导电覆盖材料层
345厚度
350介电间隔物材料
355厚度
360牺牲元件材料
365厚度
400多层条状物
410第一沟道
420间距
500介电填充材料
600牺牲条状物材料
700第二沟道710叠层
712宽度
714宽度
716分离距离
718分离距离
720牺牲条状物
725间距
730介电元件
740牺牲元件
900介层孔
902高度
920沟道
922咼度
1000侧壁间隔物
1010开口
1100开口
1110宽度
1400氧化层
1500整体字线
1510导电栓塞
1600周边电路
具体实施例方式
下面有关本发明的描述，将典型地参考特定结构的实施例及方法。应 了解的是，未意图去限制本发明至特定揭示的实施例及方法，而是本发明 可使用其它特征、元件、方法及实施例而实施。描述较佳实施例以说明本 发明，但不是用来限制其由专利权利要求所定义的范围。熟悉本技术领域 的通常人士将可基于以下的描述而知悉各种不同的均等变化。各种不同的 实施例中的相同元件通常是以相同元件符号表示。
图1是表示此处所描述使用具有二极管存取装置的完全自我对准多孔型存储单元的一部份交点存储器阵列100实施的简示图。
如图1的简示图所示，该阵列100的每一存储单元包含二极管存取装 置及存储器元件(以图1中的可变电阻器表示)，存储器元件可设定至多 个电阻状态之一，及因而可储存一或多个位的数据。
该阵列100包含多条字线130及位线120，该多个字线130包含与第一 方向平行延伸的字线130a、 130b及130c，及该多个位线120包含与第二 方向平行延伸的位线120a、 120b及120c。该阵列100是表示为一交点阵 列，因为字线130及位线120是以一给定字线130及一给定位线120彼此 横跨而非实际上交叉的方式配置，及存储单元位于字线130及位线120的 交点位置处。
存储单元115是代表阵列100的存储单元，及被配置在位线120b与 字线130b的交点处，该存储单元115包含一二极管121及串联配置的存 储器元件160，该二极管121电性耦接至字线130b，及存储器元件160电 性耦接至位线120b。
阵列100的存储单元115的读取与写入，可通过施加适当电压及/或电 流至对应字线130b与位线120b以诱发通过选择的存储单元115的电流而 达成。所施加电压与电流的大小阶级及持续时间视进行的操作而定，该操 作例如是读取操作或写入操作。
于具有包含相变化材料的存储器元件160的存储单元115的复位(或 擦除)操作中，施加一复位脉冲至对应字线130b及位线120b，以引起相 变化材料的主动区域转变成非晶态，藉以设定与复位状态相关的电阻值范 围内的电阻。复位脉冲是一相当高的能量脉冲，足以使至少存储器元件160 的主动区域温度升高至相变化材料的转变(结晶)温度之上，及至熔化温 度之上以使至少主动区域为液态。接着，复位脉冲快速终止，导致一相当 快的冷却时间，使主动区域快速冷却至转变温度以下，以致于主动区域可 稳定化至一非晶态。
于具有包含相变化材料的存储器元件160的存储单元115的设定(或 编程)操作中，施加一适当大小阶级及持续时间的编程脉冲至对应字线 130b及位线120b，足以使至少一部份主动区域的温度升高至转变温度之 上，及引起一部份主动区域自非晶态转变至结晶态的转换，此转换可降低
12存储器元件160的电阻，及设定存储单元115至一所欲的状态。
于储存在具有包含相变化材料的存储器元件160的存储单元115中的 数据值的一读取(或感测)操作中，施加一适当大小阶级及持续时间的读 取脉冲至对应字线130b及位线120b，以诱发电流流过，其不会使存储器 元件160进行电阻状态的变化。该流过存储单元115的电流是视存储器元 件的电阻而定，及因而该数据值储存在存储单元115中。
图2A及图2B是表示配置在交点阵列100中的一部份存储单元(包 含代表的存储单元115)的剖面视图，图2A是沿着位线120剖面而成及 图2B是沿着字线130剖面而成。
参考图2A及图2B，存储单元115包含一具有第一导电型态的第一掺 杂半导体区域122，以及于第一掺杂半导体区域122上的第二掺杂半导体 区域124，该第二掺杂半导体区域124具有相反于第一导电型态的第二导 电型态。该第一掺杂半导体区域122及该第二惨杂半导体区域124于其间 定义一 pn结126。
存储单元115包含位于第二掺杂半导体区域124的导电覆盖层180。 该第一及第二该掺杂半导体区域122、 124与导电覆盖层180包含一多层 结构以定义二极管121。于一例示实施例中，该导电覆盖层180包含一金 属硅化物，其包含钛、钨、钴、镍或钽。该导电覆盖层180于操作期间通 过提供一导电性较该第一及第二该掺杂半导体区域122、 124高的接触表 面，有助于维持横跨于该第一及第二掺杂半导体区域122、 124的电场的 均匀性。另外，该导电覆盖层180于存储单元100制造期间可用于作为该 第二掺杂半导体区域124的保护刻蚀停止层。
该第一掺杂半导体区域122位于字线130b上，字线130b延伸进出图 2A所示的剖面。于一例示实施例中，该字线130b包含掺杂W (高掺杂N 型)半导体材料，该第一掺杂半导体区域122包含掺杂N—(轻掺杂N型) 半导体材料，以及该第二掺杂半导体区域124包含惨杂？+ (高掺杂P型) 半导体材料。可看出二极管121的击穿电压包含可通过增加P+掺杂区域与 N^参杂区域之间的距离，及/或减少N—区域中的掺杂浓度而增加。
于另一实施例中，字线130可包含其它导电材料，诸如钩、氮化钛、 氮化钽、铝。于又一实施例中，该第一掺杂半导体区域122可被省略，及
13二极管121可由该第二掺杂半导体区域124、导电覆盖层180及一部份字 线130b形成。
存储器元件160位于一介电间隔物140上，及电性耦接二极管121至 对应位线120b。存储器元件160包含存储器材料，例如选自由锗、锑、碲、 硒、铟、钛、镓、铋、锡、铜、钯、铅、银、硫、硅、氧、磷、砷、氮及 金组成的群组的一或多种材料。存储器元件160包含一第一部份162，其 位于由该二极管121上的介电间隔物140所定义的开口内，以接触该二极 管121的顶表面，该第一部份162被介电间隔物140包围。存储器元件160 亦包含该第一部份162上的第二部份164。
介电间隔物140较佳包含可阻挡存储器元件160的存储器材料的扩散 的材料。在一些实施例中，因为以下详细讨论的理由，介电间隔物140的 材料可选择热传导性低者。介电间隔物140具有与二极管121的侧边127 自我对准的侧边141。于一参考图3至图16详细说明的下面的制造实施例 中，介电间隔物140的材料是于二极管121的材料图案化期间被图案化。
包含作为存储单元115的顶电极的位线120b的位线120是延伸进出 图2B所示的剖面。位线120可包含一或多层导电材料。位线120可包含， 例如氮化钛或氮化钽。于其中包含有GST(如下讨论)的存储器元件160的 实施例中，氮化钛是较佳，因为其与GST具有良好接触，其是用于半导 体制造的普通材料，及其提供一良好的扩散势垒层。或者，位线120可为 氮化铝钛或氮化铝钽，或更包含例如一个以上选自下列群组的元素钛、 钨、钼、铝、钽、铜、钼、铱、镧、镍、氮、氧和钌及其组合。
包含一或多层介电材料的介电质170包围该存储单元，且分开相邻的 字线130及相邻的位线120。
在操作时，字线130b及位线120b上的电压能诱发通过存储器元件160 及二极管121的电流。
主动区域155是存储器元件160的区域，其中存储器材料被诱发而于 至少二固态相之间变化。可察知的是，在例示的结构中，主动区域155可 以制作得极小，因而能降低诱发相变化所需的电流的大小。该存储器元件 160的第一部份162的宽度163是低于该二极管121及存储器元件160的 第二部份164者，及较佳低于一般用于形成存储器阵列100的二极管121及字线130的光刻工艺的最小特征尺寸。该小的存储器元件160的第一部 份162可集中该存储器元件160的第一部份162中的电流密度，藉以降低 诱发主动区域155中的相变化所需的电流的大小。另外，介电间隔物140 较佳包含可提供热隔绝至主动区域155的材料，其亦有助于降低诱发相变 化所需的电流量。再者，存储器元件160的第二部份164能自主动区域155 中的对应位线120提供一些热隔绝。
由图2A及图2B所示的剖面可看出，阵列100的存储单元是排列在 字线130与位线120的交点位置处。存储单元115作为代表，且排列在字 线130b与位线120b的交点位置处。二极管121、介电间隔物140及存储 器元件160形成存储单元115的结构，该结构具有实质上相同于字线130 的宽度134的第一宽度(参见图2A)。再者，该结构具有实质上相同于位 线120的宽度的第二宽度(参见图2B)。此处所使用的术语「实质上」是 意图适应制造容许值。因此，阵列100的存储单元的剖面积完全由字线130 及位线120的大小决定，以允许阵列100具有较高的存储器密度。
字线130具有字线宽度134，且相邻字线130是以一字线分离距离132 分开(参见图2A)，及位线120具有位线宽度124，且相邻位线120是以 一位线分离距离125分开(参见图2B)。于较佳实施例中，字线宽度134 与字线分离距离132的总和等于用于形成阵列100的特征尺寸F的两倍， 及位线宽度与位线分离距离125的总和等于用于特征尺寸F的两倍。另外， F较佳为用于形成位线120及字线130的工艺(通常为光刻工艺)的最小 特征尺寸，使得阵列100的存储单元具有存储单元面积4F2。
于图2A至图2B所示的存储器阵列100中，由二极管121、介电间隔 物140、及存储器元件160形成的存储单元115结构，具有与对应字线130b 的侧边133a、 133b自我对准的第一及第二侧边116a、 116b,以及具有与 对应位线120b的侧边123a、 123b自我对准的第一及第二侧边116c、 116d。 于一参考图3至图16详细说明的下面的制造实施例中，二极管121是于 字线130形成及定义介电间隔物140位置的材料图案化期间形成。因此， 图2A至图2B的剖面视图所示的阵列100的存储单元是完全自我对准的。
图3至图16是表示制造如图2A至图2B所示的存储单元的交点阵列 100的制造顺序的步骤。图3A至图3B表示形成一结构300在P阱上的顶视图及剖面视图的 第一步骤。该多层结构300包含一字线材料310及该字线材料310上的二 极管材料312。
二极管材料312包含一第一掺杂半导体材料层320、 一第二掺杂半导 体材料层330、及在该第二掺杂半导体材料层330上的导电覆盖材料层 340。
于该例示实施例中，该字线材料310包含掺杂N"(高掺杂N型)半 导体材料，该第一惨杂半导体材料层320包含掺杂N—(轻掺杂N型)半 导体材料，以及该第二掺杂半导体材料层330包含掺杂？+ (高掺杂P型) 半导体材料。层310、 320、 330可通过已知技术例如注入及活化回火工艺 形成。
于该例示实施例中，导电覆盖材料层340包含一金属硅化物，其包含 钛、钨、钴、镍或钽。于一实施例中，该导电覆盖材料层340包含硅化钴 (CoSi)且通过沉积一层钴及进行一快速热工艺(RTP)形成，使钴与层 330的硅反应而形成层340。应了解的是，其它金属硅化物也可通过沉积 钛、砷、掺杂镍、或其合金以此方式(以相似于此处描述使用钴的范例) 形成。
一介电间隔物材料350位于二极管材料312上,及一牺牲元件材料360 位于介电间隔物材料350上。层350、 360较佳包含相对于另一者可被选 择性处理(例如选择性刻蚀)的材料。于该例示实施例中，介电间隔物材 料350包含氮化硅，及牺牲元件材料360包含非晶硅。
于该例示实施例 中，层310、 320、 330具有约400纳米的总厚度315， 层340具有约50纳米的厚度345，层350具有约40纳米的厚度355，以 及层360具有约90纳米的厚度365。
接着，图案化该结构300以形成延伸于第一方向的多个第一沟道410， 以定义多个条状物400，每一条状物400包含含有字线材料层310的字线 130，分别得到图4A和图4B的顶视图及剖面视图所示的结构。字线130 具有宽度134及分离距离132，每一较佳等于用于形成第一沟道410的工 艺(诸如光刻工艺)的最小特征尺寸。于该例示实施例中，多层条状物400 具有约250纳米的间距420。接着，图4A至图4B所示结构的沟道410被填充一介电填充材料500， 分别得到图5A和图5B的顶视图及剖面视图所示的结构。介电填充材料 500可包含例如二氧化硅，及可通过沉积该材料500于沟道410内而形成， 及然后进行一诸如化学机械抛光(CMP)的平坦化工艺。
接着， 一牺牲条状物材料600形成在图5A至图5B所示结构上，分 别得到图6A和图6B的顶视图及剖面视图所示的结构。于该例示实施例 中，牺牲条状物材料600包含具有厚度约90纳米的非晶硅沉积层。
接着，图案化图6A至图6B所示的结构以形成平行延伸于第二方向 的多个第二沟道700，以定义多个叠层710及包含有牺牲条状物材料层600 的牺牲条状物720，分别得到图7A的顶视图及图7B至图7D的剖面视图 所示的结构。于该例示实施例中，条状物720具有厚度约250纳米的间距 725。
沟道700可通过图案化图6A至图6B所示结构上的光刻胶层形成， 及使用该图案化光刻胶做为刻蚀掩模刻蚀下至字线130。
如图7B至图7C的剖面视图所示，每一叠层710包含二极管121，其 包含对应字线130上的二极管材料312、 一介电元件730，其包含二极管 121上的材料层350、及一牺牲元件740，其包含介电元件730上的材料层 360。
二极管121包含一第一掺杂半导体区域122，其包含材料层320、 一 第二掺杂半导体区域124，其包含材料层330，以及一导电覆盖层180，其 包含材料层340。第一掺杂半导体区域122与第二掺杂半导体区域124定 义其间的pn结126。
由于形成包含字线130的条状物400的图4A至图4B的第一沟道410 的形成及图7A至图7D的第二沟道700的后续的形成，多层叠层710具 有较佳等于用于形成沟道410及700的工艺(通常为光刻工艺)的最小特 征尺寸宽度712、 714及分离距离716、 718。
接着，图7A至图7D所示结构的沟道700被填充另外的介电填充材 料500，分别得到图8A的顶视图及图8B至图8D的剖面视图所示的结构。 于该例示实施例中，沟道700被填充如用以填充如参考图5A至图5B的 上述沟道410的介电质500者的相同材料。介电填充材料500可通过沉积
17沟道700内的材料而形成，及之后进行诸如化学机械抛光CMP的平坦化 工艺以暴露牺牲条状物720的顶表面。
接着，移除牺牲条状物720及牺牲元件730，于元件730位置处形成 介层孔900，及于条状物720位置处形成沟道920，得到图9A的顶视图及 图9B至图9D的剖面视图所示的结构。于该例示实施例中，牺牲条状物 720及牺牲元件730均包含非晶硅，且可通过使用例如KOH或氢氧化四 甲基铵(THMA)刻蚀移除。于该例示实施例中，介层孔900具有约为90 纳米的高度902，及沟道920具有约为90纳米的高度922。
接着，侧壁间隔物1000被形成于图9A至图9 D所示的介层孔900内， 得到图10A的顶视图及图10B至图10D的剖面视图所示的结构。侧壁间 隔物1000定义介层孔900内的开口 1010，及于该例示实施例中，侧壁间 隔物1000包含硅。
侧壁间隔物1000可通过于图9A至图9D所示的结构上形成一侧壁间 隔物材料层而形成，及非等向式刻蚀侧壁间隔物材料层，以暴露出一部份 介电元件730。于此一实施例中，侧壁间隔物1000的开口 1010于侧壁间 隔物1000内是自我中心的。
在示范的实施例中，该侧壁间隔物1000定义出具有一似方形截面的 开口 1010。然而，在实施例中，该开口 IOIO可以为圆形、椭圆形、长方 形或其它不规则的形状，取决于用来形成该侧壁间隔物1000的制造技术。
接着，使用该侧壁间隔物1000做为刻蚀掩模来刻蚀该介电元件730 以形成介电间隔物140，并得到图IIA顶视图及图IIB至图IID的剖面视 图所绘示的结构。该刻蚀可使用例如反应式离子刻蚀RIE进行。
参考所绘示的图llA至图IID，该介电间隔物140具有开口 1100延 伸至该导电覆盖层180，该导电覆盖层180做为在该介电间隔物140形成 时的一刻蚀停止层。开口 1100具有一可以是亚光刻宽度1110，且在该例 示实施例中，该宽度1110约40纳米。如上述，该侧壁间隔物1000的开 口 1010可以是自我中心的，以及因而应了解的是，介电间隔物140的开 口 1100的形成也可以是自我中心的。
接着，自绘示在图11A至图11D的结构移除该侧壁间隔物1000，得 到图12A的顶视图及图12B至图12D的剖面视图所绘示的结构。在例示的实施例中，该侧壁间隔物1000包含硅及可使用例如KOH或THMA刻 蚀移除。
接着，存储器元件160被形成在介层孔900，该介层孔包含由介电间 隔物140定义的开口 1100内的第一部份，及位线被形成在存储器元件160 上且延伸于第二方向，得到图13A的顶视图及图13B至图13D的剖面视 图所绘示的结构。存储器元件160及位线120可通过沉积一相变化材料层 于图12A至图12D所绘示的结构而形成，使用反应式离子刻蚀回刻蚀相 变化材料以形成元件160，及形成位线材料且进行诸如CMP的平坦化工 艺以形成位线120。或者，存储器元件160及位线120可通过形成一相变 化材料层(例如具有约90纳米的厚度)于图12A至图12D所绘示的结构、 形成一位线材料层(例如具有约90纳米的厚度)在相变化材料层上、及 进行诸如CMP的平坦化工艺而形成。
如上述，二极管121是由沟道410及700的形成而形成，其也定义字 线130、牺牲元件730、及牺牲条状物720。由于牺牲元件730及牺牲条状 物720定义后续形成的存储器元件260及位线120的位置，应了解的是， 绘示在图13A至图13D的存储单元是完全自我对准的。
接着， 一氧化层MOO被形成在绘示于图13A至图13D的结构上，得 到图14A的顶视图及图14B至图14D的剖面视图所绘示的结构。
接着，导电栓塞1510的阵列是通过氧化层1400而形成，以接触对应 的字线130，及整体字线1500被形成在氧化层1400上且接触相对导电栓 塞1510，得到绘示于图15A至图15D的结构。
整体字线1500延伸至包含如图16A的顶视图及图16B的剖面视图所 绘示的CMOS装置的周边电路1600。
图17是一实施例中的集成电路10的简化方块图。该集成电路10包 含如此处所述具有二极管存取装置的完全自我对准存储单元的一交点存 储器阵列100。 一字线译码器14被耦接及电性连接至多条字线16。 一位 线(行)译码器18被电性连接至多条位线20，以由存储器阵列100中的 该相变化存储单元(未示)读取数据及写入数据。地址是经由总线22而 供应至字线译码器及驱动器14与位线译码器18。在方块24中的感测放大 器与数据输入结构，是经由数据总线26而耦接至位线译码器18。数据是
19从集成电路10的输入/输出端、或在集成电路10内部或外部的其它数据源，
经由数据输入线28而传送至方块24的数据输入结构。其它电路30是包 含于集成电路10之上，诸如泛用目的处理器或特殊目的应用电路，或可 以提供由阵列100所支持的系统单芯片功能的模块组合。数据是从方块24 中的感测放大器，经由数据输出线32而输出至集成电路10上的输入/输出 端，或者传输至集成电路10内部或外部的其它数据目的地。
在本实施例中所使用的控制器34，使用了偏压调整状态机构，并控制 了偏压调整供应电压36的施加，例如读取、编程、擦除、擦除确认以及 编程确认电压。该控制器34可利用如熟习该项技艺者所熟知的特殊目的 逻辑电路而实施。在替代实施例中，该控制器34包括了通用目的处理器， 其可实施于同一集成电路上，以执行一计算机程序而控制装置的操作。在 又一实施例中，该控制器34是由特殊目的逻辑电路与通用目的处理器组 合而成。
此处所述的存储单元实施例包括相变化存储材料，包括硫属化物材料 与其它材料。硫属化物包括下列四元素的任一者氧(0)、硫(S)、硒(Se)、 以及碲(Te)，形成元素周期表上第VIA族的部分。硫属化物包括将一硫 属元素与一更为正电性的元素或自由基结合而得。硫属化物合金包括将硫
属化合物与其它物质如过渡金属等结合。 一硫属化物合金通常包括一个以 上选自元素周期表第IVA族的元素，例如锗(Ge)及锡(Sn)。通常，硫 属化物合金包括下列元素中一个以上的复合物锑(Sb)、镓(Ga)、铟(In)、 及银(Ag)。许多以相变化为基础的存储材料已经被描述于技术文件中， 包括下列合金镓/锑、铟/锑、铟/硒、锑/碲、锗/碲、锗/锑/碲、铟/锑/碲、 镓/硒/碲、锡/锑/碲、铟/锑溜、银/铟/锑/碲、锗/锡/锑/碲、锗/锑/硒/碲、以 及碲/锗/锑/硫。在锗/锑/碲合金家族中，可以尝试大范围的合金成分。此 成分可以下列特征式表示TeaGebSb1()(Ka+b)。 一位研究员描述了最有用的 合金系为，在沉积材料中所包含的平均碲浓度是远低于70%，典型地是低 于60%，并在一般型态合金中的碲含量范围从最低23%至最高58%，且最 佳是介于48%至58%的碲含量。锗的浓度是高于约5%，且其在材料中的 平均范围是从最低8%至最高30%， 一般是低于50%。最佳地，锗的浓度 范围是介于8%至40%。在此成分中所剩下的主要成分则为锑。该多个百分比是代表所组成元素的原子总数为100%时，各原子的百分比(Ovshinky 5,687,112专利，栏10 11)。由另一研究者所评估的特殊合金包括 Ge2Sb2Te5、 GeSb2Te4、以及GeSb4Te7 (Noboru Yamada， 「 Potential of Ge-Sb-Te Phase-change Optical Disks for High-Data-Rate Recording」，SPIE v.3109, pp. 28-37(1997))。更一般地，过渡金属如铬(Cr)、铁(Fe)、镍(Ni)、 铌(Nb)、钯(Pd)、鉑(Pt)、以及上述的混合物或合金，可与锗/锑/碲结合以 形成一相变化合金其包括有可编程的电阻性质。可使用的存储材料的特殊 范例，是如Ovshinsky '112专利中栏11-13所述，其范例在此被列入参考。
在一些实施例中，硫属化物及其它相变化材料掺杂杂质来修饰导电 性、转换温度、熔点及使用在掺杂硫属化物存储器元件的其它特性。使用 在掺杂硫属化物代表性的杂质包含氮、硅、氧、二氧化硅、氮化硅、铜、 银、金、铝、氧化铝、钽、氧化钽、氮化钽、钛、氧化钛。可参见美国专 利第6，800，504号专利及美国专利申请案第2005/0029502号。
相变化合金能在此单元主动通道区域内依其位置顺序于材料为一般 非晶态的第一结构状态与为一般结晶固体状态的第二结构状态之间切换。 这些合金至少为双稳定态。此词汇「非晶」是用以指称一相对较无次序的 结构，其较一单晶更无次序性，而带有可检测的特征如较之结晶态更高的 电阻值。此词汇「结晶」是用以指称一相对较有次序的结构，其较之非晶 态更有次序，因此包括有可检测的特征例如比非晶态更低的电阻值。典型 地，相变化材料可电切换至完全结晶态与完全非晶态之间所有可检测的不 同状态。其它受到非晶态与结晶态的改变而影响的材料特性中包括，原子 次序、自由电子密度、以及活化能。此材料可切换成为不同的固态、或可 切换成为由两种以上固态所形成的混合物，提供从非晶态至结晶态之间的 灰阶部分。此材料中的电性质亦可能随之改变。
相变化合金可通过施加一电脉冲而从一种相态切换至另一相态。先前 观察指出， 一较短、较大幅度的脉冲倾向于将相转换材料的相态改变成大 体为非晶态。 一较长、较低幅度的脉冲倾向于将相转换材料的相态改变成 大体为结晶态。在较短、较大幅度脉冲中的能量，够大因此足以破坏结晶 结构的键能，同时时间够短，因此可以防止原子再次排列成结晶态。合适 的曲线是取决于经验或模拟，特别是针对一特定的相变化合金。在本文中所揭露的该相变化材料并通常被称为GST，可理解的是亦可以使用其它类 型的相变化材料。在本发明中用来所实施的相变化随机存取存储器
(PCRAM)是Ge2Sb2Te5。
可用于本发明其它实施例中的其它可编程的存储材料包括，掺杂N2 的GST、 GexSby、或其它以不同结晶态转换来决定电阻的物质； PrxCayMn03、 PrxSryMn03、 ZrOx或其它利用电脉冲以改变电阻状态的材料； 或其它使用一电脉冲以改变电阻状态的物质； TCNQ(7,7,8,8-tetracyanoquinodimethane) 、 PCBM (methanoflillerene 6,6-phenyl C61-butyric acid methyl ester) 、 TCNQ-PCBM、 Cu陽TCNQ、 Ag-TCNQ、 C60-TCNQ、以其它物质掺杂的TCNQ、或任何其它聚合物材 料其包括有以一电脉冲而控制的双稳定或多稳定电阻态。
形成硫属化物的一种示范的方法可以利用PVD溅射或磁控 (Magnetron)溅射方式，其反应气体为氩气、氮气、及/或氦气等、压力为1 mTorr至100 mTorr。此沉积步骤一般是于室温下进行。 一长宽比为1~5 的准直器(collimater)可用以改良其注入表现。为了改善其注入表现，亦可 使用数十至数百伏特的直流偏压。另一方面，同时合并使用直流偏压以及 准直器亦是可行的。
有时需要在真空中或氮气环境中进行一沉积后退火处理，以改良硫属 化物材料的结晶态。此退火处理的温度典型地是介于10(TC至40(TC，而 退火时间则少于30分钟。
硫属化物材料的厚度是随着单元结构的设计而定。 一般而言，硫属化 物的厚度大于8纳米者可以具有相变化特性，使得此材料展现至少双稳定 的电阻态。可预期某些材料亦合适于更薄的厚度。
本发明已参照较佳实施例来加以描述，将为吾人所了解的是，本发明 创作并未受限于其详细描述内容。替换方式及修改样式系已于先前描述中 所建议，并且其它替换方式及修改样式将为熟习此项技艺之人士所思及。 本发明的构件结合而达成与本发明实质上相同结果者均不脱离本发明权 利要求所定义的范围。
权利要求
1、一种存储装置，其特征在于，包含多个存储单元，该多个存储单元中的每一存储单元，包含一二极管，包含掺杂半导体材料；一介电间隔物，在该二极管上，且定义一开口，该介电间隔物具有与该二极管侧边自我对准的侧边；及一存储器元件，在该介电间隔物上以及包含在该开口内与该二极管的一顶表面接触的一部份。
2、 根据权利要求1所述的存储装置，其特征在于，该多个存储单元 中的每一存储单元的该二极管，包含一第一掺杂半导体区域，具有第一导电型态；一第二掺杂半导体区域，位于该第一掺杂半导体区域上，且具有与该 第一导电型态相反的第二导电型态；及一导电覆盖层，位于该第二掺杂半导体区域上。
3、 根据权利要求2所述的存储装置，其特征在于 该第一掺杂半导体区域包含n型掺杂半导体材料； 该第二掺杂半导体区域包含p型掺杂半导体材料；及 该导电覆盖层包含一金属硅化物。
4、 根据权利要求1所述的存储装置，其特征在于，该多个存储单元 中的每一存储单元的开口是自我向中安置的。
5、 根据权利要求1所述的存储装置，其特征在于，更包含 延伸于一第一方向的多条字线；位于该多个字线上且延伸于一第二方向的多条位线，该位线与该字线 交叉于交点位置；及位于该多个交点位置上的多个存储单元，该多个存储单元中的每一存 储单元电性连结于该多个字线中的对应字线及该多个位线中的对应位线。
6、 根据权利要求5所述的存储装置，其特征在于该多个存储单元中的每一存储单元的该二极管、该介电间隔物、及该 存储器元件形成一具有第一、第二、第三及第四侧边的结构；该多个存储单元中的每一存储单元的该结构的第一及第二侧边与对 应字线的侧边自我对准；及该多个存储单元中的每一存储单元的该结构的第三及第四侧边与对 应位线的侧边自我对准。
7、 根据权利要求5所述的存储装置，其特征在于 该多个字线具有字线宽度且相邻的字线是由一字线分离距离所分开； 该多个位线具有位线宽度且相邻的位线是由一位线分离距离所分开；及该多个存储单元中的每一存储单元具有一存储单元面积，该存储单元 面积具有一沿着第一方向的第一侧边及一沿着第二方向的第二侧边，该第 一侧边具有等于该位线宽度与该位线分离距离总和的一长度，该第二侧边 具有等于该字线宽度与该字线分离距离总和的另一长度。
8、 根据权利要求7所述的存储装置，其特征在于，第一侧边的该长 度等于一特征尺寸F的两倍，及第二侧边的该长度等于该特征尺寸F的两 倍，如此该存储单元面积等于4F2。
9、 一种存储装置的制造方法，该方法包含形成多个存储单元，该多 个存储单元中的每一存储单元，其特征在于，包含一二极管，包含掺杂半导体材料；一介电间隔物，在该二极管上，且定义一开口，该介电间隔物具有与 该二极管侧边自我对准的侧边；及一存储器元件，在该介电间隔物上以及包含在该开口内与该二极管的 一顶表面接触的一部份。
10、 根据权利要求9所述的方法，其特征在于，该多个存储单元中的 每一存储单元的该二极管，包含一第一掺杂半导体区域，具有一第一导电型态；一第二掺杂半导体区域，位于该第一掺杂半导体区域上及具有与该第 一导电型态相反的第二导电型态；一导电覆盖层，位于第二掺杂半导体区域上。
11、 根据权利要求10所述的方法，其特征在于-该第一掺杂半导体区域包含n型掺杂半导体材料；该第二掺杂半导体区域包含p型掺杂半导体材料；及该导电覆盖层包含金属硅化物。
12、 根据权利要求9所述的方法，其特征在于，该多个存储单元中的每一存储单元的开口是自我向中安置的。
13、 根据权利要求9所述的方法，其特征在于，更包含 延伸于一第一方向的多条字线；位于该多个字线上且延伸于一第二方向的多条位线，位线与字线交叉 于交点位置；及位于该多个交点位置上的多个存储单元，该多个存储单元中的每一存 储单元电性连结于该多个字线中的对应字线及该多个位线中的对应位线。
14、 根据权利要求13所述的方法，其特征在于该多个存储单元中的每一存储单元的该二极管、该介电间隔物、及该 存储器元件形成一具有第一、第二、第三及第四侧边的结构；该多个存储单元中的每一存储单元的该结构的第一及第二侧边与对 应字线的侧边自我对准；及该多个存储单元中的每一存储单元的该结构的第三及第四侧边与对 应位线的侧边自我对准。
15、 根据权利要求13所述的方法，其特征在于该多个字线具有字线宽度且相邻的字线是由一字线分离距离所分开； 该多个位线具有位线宽度且相邻的位线是由一位线分离距离所分开；及该多个存储单元中的每一存储单元具有一存储单元面积，该存储单元 面积具有一沿着第一方向的第一侧边及一沿着第二方向的第二侧边，该第 一侧边具有等于该位线宽度与该位线分离距离总和的一长度，该第二侧边 具有等于该字线宽度与该字线分离距离总和的另一长度。
16、 根据权利要求15所述的方法，其特征在于，第一侧边的该长度 等于一特征尺寸F的两倍，及第二侧边的该长度等于该特征尺寸F的两倍， 如此该存储单元面积等于4F2。
17、 一种存储装置的制造方法，其特征在于，该方法包含-形成一包含字线材料、字线材料上的二极管材料、二极管材料上的介电间隔物材料、及介电间隔物材料上的第一牺牲材料的结构；形成多个介电填充的第一沟道于该结构中，延伸于一第一方向以定义多个条状物，每一条状物包含一字线，该字线包含字线材料； 形成第二牺牲材料在条状物及该介电填充的第一沟道上； 形成多个介电填充的第二沟道下至字线，且延伸于一第二方向以定义多个包含第二牺牲材料的牺牲条状物；移除该第一牺牲材料以定义介层孔，及移除牺牲条状物以定义介层上方的沟道且延伸至第二方向；以介电间隔物材料形成多个介电间隔物；及 形成多个存储器元件及多条位线在介层孔及沟道内。
18、 根据权利要求17所述的方法，其特征在于，更包含 形成氧化层于位线上；形成延伸通过氧化层以接触对应字线的导电栓塞阵列；及 形成整体字线于氧化层上，及接触导电栓塞阵列中中的对应导电栓塞。
19、 根据权利要求17所述的方法，其特征在于，该形成多个介电间 隔物，包含形成侧壁间隔物于该介层孔内；使用该侧壁间隔物做为刻蚀掩模刻蚀介电间隔物材料，藉以形成包含 介电间隔物材料的介电间隔物，及定义开口；及 移除该侧壁间隔物。
20、 根据权利要求19所述的方法，其特征在于，该形成多个存储器 元件及多条位线，包含形成存储器材料于该介层孔内及由介电间隔物定义的开口； 形成位线材料于该存储器材料上及沟道中；及 进行一平坦化工艺。
全文摘要
本发明公开了一种存储装置及其制造方法。此处所述的存储装置包含多个存储单元。该多个存储单元中的每一存储单元包含一二极管，其包含有掺杂半导体材料、一介电间隔物，在该二极管上，且定义一开口，该介电间隔物具有与该二极管侧边自我对准的侧边。每一存储单元更包含一存储器元件，在该介电间隔物上以及包含在该开口内与该二极管的一顶表面接触的一部份。
文档编号H01L21/768GK101685827SQ200910159799
公开日2010年3月31日 申请日期2009年7月22日 优先权日2008年7月22日
发明者林仲汉, 龙翔澜 申请人:旺宏电子股份有限公司;国际商用机器公司