专利名称：分立半导体器件和形成密封沟槽结终端的方法
技术领域：
本发明一般涉及半导体器件，且更具体而言涉及一种具有用于提供改善电特性的密封沟槽结终端的分立半导体器件。
背景技术：
半导体器件存在于娱乐、通信、网络、计算机和家居市场的领域中的很多产品中。 半导体器件还存在于军事、航空、汽车、工业控制器和办公设备中。半导体器件执行针对每个这些应用所需的各种电功能。半导体器件的制造涉及具有多个管芯的晶片的形成。每个半导体管芯包含数以百计或数以千计的执行各种电功能的晶体管以及其他有源和无源器件。对于给定晶片，来自晶片的每个管芯典型地执行相同的电功能。前端制造一般指的是在晶片上形成半导体器件。完成的晶片具有包含晶体管以及其他有源和无源部件的有源侧。有源和无源器件也可以在晶片的背面形成。后端制造指的是将完成的晶片切割或分割成各个管芯且然后封装管芯以用于结构支撑和环境隔离。半导体器件具有各种封装类型且执行特定功能。一些常见类型的半导体器件是集成电路(IC)和诸如晶体管、二极管、整流器、瞬时电压抑制器、硅控整流器(SCR)以及晶闸管的分立器件。分立半导体器件执行诸如信号整流和功率传输的特定功能。例如，晶闸管是具有4层交替的η型和ρ型半导体材料(即，ρ-η-ρ-η或η-ρ-η-ρ)的固态分立半导体器件。晶闸管操作为开关，在栅极接收电流脉冲时导通，且在正向偏置时持续导通。IC包含数以百计或数以千计的为执行更复杂的模拟和数字功能所需的晶体管和其他半导体部件。诸如二极管、SCR和晶闸管的很多分立半导体器件通过平面工艺或台面工艺制造。 图1说明包含ρ-η结的常规二极管10 (例如，整流器、小信号或齐纳管)的剖面图。二极管 10使用平面工艺制备。η+基板12示为具有在基板12上形成的η-外延(印i)层14。基板 12为器件提供结构支撑。P+区域16在外延层14中形成。平面工艺将使得在器件上形成表面二氧化硅(Si02)层。ρ-η结在η-外延层16和ρ+区域16之间形成。基板12、外延层 14和区域16可以使用相反的导电类型来形成，即使用ρ+基板、ρ-外延层和η+阱形成。图2示出使用平面工艺制备的常规晶体管20。η+基板22示为具有在基板22上形成的η-外延层Μ。基板22为器件提供结构支撑。？阱沈在外延层对中形成。η+区域观在？阱沈中形成。平面工艺将使得在器件上形成表面Si02层。n-p-n晶体管在η-外延层24、ρ阱沈和η+区域28之间形成。基板22、外延层24、阱沈和区域28可以使用相反的导电类型来形成，即使用P+基板、P"外延层、η阱和ρ+区域形成。图3示出使用台面工艺制备的包含ρ-η结的常规二极管40。η+基板42示为具有基板42上形成的η-外延层44。基板42为器件提供结构支撑。ρ+层46在外延层44上形成。轮廓48在外延层44和层46中形成以在轮廓之间构建台面。ρ-η结在η-外延层44和 P+层46之间形成。基板42、外延层44和层46可以使用相反的导电类型来形成，即使用ρ+ 基板、P-外延层和η+层形成。
平面和台面工艺对制造工艺和设计标准强加了可能影响器件的电参数的某些限制。重要的考虑是高电压下p-n结的行为。因为结在器件表面终止，高电压产生电场弥散。 因此，硅p-n结通常在器件的表面击穿。弥散电场减小器件击穿电压。为进行补偿，通常使用保护环或场板来扩展弥散电场。取决于特定制造步骤，平面工艺可能具有劣化反向击穿电压且增加p-n结漏电流的表面态限制。表面态限制进一步约束即使其他设计参数适当也可能获得的击穿电压水平。平面工艺典型地需要深结来减小扩散结的曲率半径。然而，深结具有增加P-n结的侧壁电容的不利影响且增加制造成本。在台面制造工艺中，光刻和蚀刻用于限定P-n结。再则，重要的考虑是高电压下 P-n结的行为。如图3所示，对台面形状造型可以改善击穿电压，但是增加制造工艺的复杂度和成本。为形成轮廓和台面而去除硅使得晶片处理成问题且导致晶片破损和成品率损失。平面和台面工艺使用不同类型的钝化膜来帮助维持稳定的反向击穿电压。例如， 高温氧化可以用于钝化p-n结，接着是附加薄钝化层以获得稳定的结。在适配各种钝化膜时，膜内的表面态和电荷必须被密切地监控以防止不希望的特性。附加钝化层要求更多的处理，这些处理进一步导致可能劣化电参数的晶片破损和污染。钝化膜还给制造工艺增加成本、复杂度以及变化，这可能劣化膜特性以及P-n结。晶片破损的可能性限制了大直径晶片的使用，这增加了制造成本。另一缺点是当半导体在诸如150°C至175°C的提升温度下承受高温反向偏置 (HTRB)时相对差的电学稳定性。尽管表面钝化膜可以在较低操作条件下提供满意的结果， 但是尤其对于军事和空间应用，长期高温稳定性优选作为半导体器件的稳定性的度量。在IC的制造中，隔离扩散工艺常用于制备模拟和数字电路。隔离扩散工艺使用光刻和蚀刻来限定隔离表面区域。光刻工艺的分辨率限定了隔离图案的宽度。隔离扩散工艺强加了影响电参数和管芯大小的某些设计限制，包括必须缩放适应所需电压的隔离图案的宽度、外延的厚度以及电阻率。一般而言，电压越高，电阻率越高且外延层越厚。隔离扩散工艺可能导致从管芯表面处的限定掩模图案的所有边缘的横向结扩展，这强加了结处的容量空间问题。当扩散向下驱动至基板时，扩展横向地延伸，这要求相当数量的硅来隔离每个有源器件区域。取决于特定制造步骤，隔离扩散工艺可能具有劣化反向击穿电压且增加p-n结漏电流的表面态限制。表面态限制进一步约束即使其他设计参数适当也可能获得的击穿电压水平。因此，高电压工艺典型地需要深结来减小扩散结的曲率半径。然而，深结具有增加 P-n结的侧壁电容的不利影响以及增加制造成本。
发明内容
在一个实施例中，本发明是一种分立半导体器件，该分立半导体器件包含包括第一导电类型的半导体材料的基板。第一半导体层在基板上形上形成。该第一半导体层具有第一导电类型的半导体材料。第二半导体层在第一半导体层上形成。该第二半导体层具有与第一导电类型半导体材料相反的第二导电类型的半导体材料。沟槽穿过第二半导体层形成，其延伸到第二半导体层中。沟槽衬有绝缘层且填充有绝缘材料。
在另一实施例中，本发明是一种制备分立半导体器件的方法，该方法包含提供包括第一导电类型的半导体材料的基板以及在基板上形成第一半导体层的步骤。该第一半导体层具有第一导电类型的半导体材料。该方法还包括在第一半导体层上形成第二半导体层的步骤。该第二半导体层具有与第一导电类型的半导体材料相反的第二导电类型的半导体材料。该方法还包括形成穿过第二半导体层、延伸到第二半导体层中的沟槽以及在沟槽中沉积绝缘材料的步骤。在另一实施例中，本发明是一种制备分立半导体器件的方法，该方法包含提供包括第一导电类型的半导体材料的基板以及在基板的第一表面上形成第一半导体层。该第一半导体层具有与第一导电类型的半导体材料相反的第二导电类型的半导体材料。该方法还包括形成穿过第一半导体层、延伸到基板中的沟槽以及在第一沟槽中沉积绝缘材料的步
马聚ο在另一实施例中，本发明是一种分立半导体器件，该分立半导体器件包含包括第一导电类型的半导体材料的基板。第一半导体层在基板的第一表面上形成。该第一半导体层具有与第一导电类型的半导体材料相反的第二导电类型的半导体材料。形成穿过第一半导体层、延伸到基板中的第一沟槽。第一沟槽被填充有绝缘材料。
图1说明通过平面工艺形成的常规p-n结二极管的剖面图； 图2是通过平面工艺形成的常规n-p-n晶体管；
图3是通过台面工艺形成的常规p-n结二极管；
图4a-4b说明具有密封沟槽结终端的p-n结的剖面图和平面图5是具有密封沟槽结终端的n-p-n晶体管；
图6说明具有密封沟槽结终端的整流器；
图7说明具有密封沟槽结终端的双向瞬时电压抑制器；
图8说明具有密封沟槽结终端的瞬时电压抑制器；
图9说明具有密封沟槽结终端的晶闸管；
图10说明具有密封沟槽结终端的三端双向可控硅开关元件(triac)； 图11说明具有多个密封沟槽结终端的晶闸管； 图12说明具有多个密封沟槽结终端的三端双向可控硅开关元件； 图13a-i;3e说明形成包括具有密封沟槽结终端的双极晶体管的IC的工艺； 图14是具有密封沟槽结终端的双极晶体管的备选实施例；以及图15说明具有安装到其表面的不同类型半导体封装的PCB。
具体实施例方式参考附图，在下面的描述中，以一个或多个实施例描述本发明，在附图中相似的数字代表相同或类似的元件。尽管根据实现本发明目的的最佳模式来描述本发明，但是本领域技术人员将理解，本发明旨在涵盖可以包括在通过由下面的公开和附图所支持的所附权利要求以及其等同物限定的本发明的精神和范围内的备选、修改和等同物。半导体器件的制造涉及具有多个管芯的晶片的形成。每个管芯包含数以百计或数
6以千计的执行一个或多个电功能的晶体管以及其他有源和无源器件。对于给定晶片，来自晶片的每个管芯典型地执行相同的电功能。前端制造一般指的是在晶片上形成半导体器件。完成的晶片具有包含晶体管以及其他有源和无源部件的有源侧。有源和无源器件也可以在晶片的背面形成。后端制造指的是将完成的晶片切割或分割成各个管芯且然后封装管芯以用于结构支撑和/或环境隔离。半导体晶片一般包括其上布置有半导体器件的有源表面以及形成有例如硅(Si) 的体半导体材料的背表面。晶片的背面也可以包含有源和无源器件。有源表面包含多个半导体管芯。有源表面通过包括分层、图案化、掺杂和热处理的各种半导体工艺来形成。在分层工艺中，半导体材料通过涉及热氧化、氮化、化学汽相沉积、蒸发和溅射的技术而生长或沉积在基板上。光刻涉及遮蔽表面区域且蚀刻掉不希望的材料以形成特定结构。掺杂工艺通过热扩散或离子注入来注射掺杂剂材料浓度。半导体器件具有各种封装类型且执行特定功能。一些常见类型的半导体器件是集成电路(IC)和诸如晶体管、二极管、整流器、瞬时电压抑制器、硅控整流器(SCR)以及晶闸管的分立器件。分立半导体器件执行诸如信号整流和功率传输的特定功能。图如说明一种类型的分立半导体器件(在这种情况下为包含p-n结的二极管)的剖面图。二极管50在η+基板52上单片地形成。基板52为器件提供结构支撑。多个掺杂半导体层和区域使用诸如分层、图案化、掺杂和热处理的半导体光刻或注入制造工艺而在基板52上形成。在分层工艺中，材料通过涉及热氧化、氮化、化学汽相沉积、蒸发和溅射的技术而生长或沉积在基板上。图案化涉及使用光刻来遮蔽表面区域且蚀刻掉不希望的材料以形成特定结构。掺杂工艺通过热扩散或离子注入和热退火来注射掺杂剂材料即η型半导体材料或P型半导体材料的浓度。为了形成二极管50，η-外延层M在η+基板52上形成。η型半导体掺杂剂可以是磷、砷或锑。P+层56在η-外延层M上形成。ρ型半导体掺杂剂可以是硼、铝或镓。p-n 结由η-外延层M和ρ+层56限定，即，位于η型半导体掺杂剂电荷等于且相反于ρ型半导体掺杂剂电荷的边界处。基板52、外延层M以及层56可以使用分别相反的导电类型来形成，即，使用P+基板、P"外延层和η+层形成。沟槽58使用光刻和各向异性蚀刻工艺穿过ρ+层56形成且延伸到η_外延层M 中。光致抗蚀剂层被沉积以建立环绕η-外延层M和ρ+层56的p-n结的区域。在图4b 的平面图中，沟槽58是环绕p-n结的环形、椭圆形、圆形、矩形、六边形或其他多边形形状。 未掩蔽区域经历各向异性蚀刻以形成预定深度的沟槽58。沟槽58被制成至少与η-外延层M和P+层56之间的物理p-n结一样深或比后者更深以提供高电压结终端。在一个实施例中，沟槽58具有14微米(μ m)的深度。沟槽58的侧壁相对于ρ+层56的表面基本垂直。备选地，沟槽58可以通过激光钻孔或各向同性蚀刻来形成。在800°C至1150°C之间的温度下，在氧气氛围中，沟槽58衬有或覆盖有诸如二氧化硅(Si02)的热氧化层57。衬里或盖层57密封p-n结的周界以防止污染，且为二极管50 提供长期稳定性。沟槽58填充有诸如氮化硅(Si3N4)、氮氧化硅(Si0N)、Si02、五氧化二钽 (Ta205 )、氧化锆(Zr02 )、氧化铝(Al 203 )、多晶硅、非晶硅和半绝缘多晶硅的电介质或电绝缘材料59。绝缘填充的沟槽使用回蚀或化学机械抛光(CMP)进行平整化以与ρ+层56的表面齐平，以便形成一个或多个金属化层，这些金属化层形成与二极管50的相对区域的欧姆电接触。因为垂直平面至少向下延伸到或经过物理p-n结，垂直绝缘填充的沟槽57-59限定了 p-n结的水平边界。由高电压强加的任意电场在电绝缘沟槽57-59建立的水平边界处终止。因此，沟槽57-59用作密封沟槽结终端，其为器件提供高击穿电压。电绝缘的沟槽 57-59针对密封沟槽结终端使用少量硅区域，同时在制造工艺中的后续处理期间为晶片提供机械强度。通过消除半导体主体的表面处的p-n结终端以及结曲率，二极管50具有明显改善的电特性。例如，对于P-n结的漏电流的表面效应充分减小。在不增加管芯的大小和制造步骤的复杂度的情况下，反向击穿电压更高。而且，P-n结的反向击穿电压在晶片上更加一致。p-n结的侧壁电容减小，这增加了器件的频率响应以用于高频应用。具有电绝缘沟槽的半导体器件提供了改善的可靠性、晶片强度、每个晶片的管芯密度、击穿电压、高温稳定性、 较少的破损或污染风险以及整体制造成品率。在图5中示出了另一分立半导体器件(在该情况下是n-p-n沟槽晶体管)。晶体管 60在η+基板62上单片地形成。基板62为器件提供结构支撑。多个掺杂半导体层和区域使用诸如分层、图案化、掺杂和热处理的半导体光刻或注入制造工艺而在基板62上形成。 η-外延层64在η+基板62上形成。η型半导体掺杂剂可以是磷、砷或锑。ρ层66在η-外延层64上形成。ρ型半导体掺杂剂可以是硼、铝或镓。η+区域68在ρ层66中形成。n-p-n 晶体管由η-外延层64、ρ层66和η+区域68限定。基板62、外延层64、层66和区域68可以使用分别相反的导电类型来形成，即，使用P+基板、P"外延层和η层和ρ+区域形成。沟槽70使用光刻和各向异性蚀刻工艺穿过ρ+层66形成且延伸到η-外延层64 中。光致抗蚀剂层被沉积以建立用于沟槽70的区域。在平面图中，沟槽70是环绕p-n结的环形、椭圆形、圆形、矩形、六边形或其他多边形形状。未掩蔽区域经历各向异性蚀刻以形成预定深度的沟槽70。沟槽70被制成至少与η-外延层64和ρ层66之间以及ρ层66和 η+区域68之间的物理p-n结一样深或比后者更深，以提供高电压结终端。沟槽70的侧壁是基本垂直的。备选地，沟槽70可以通过激光钻孔或各向同性蚀刻来形成。在800°C至1150°C之间的温度下，在氧气氛围中，沟槽70衬有或覆盖有诸如Si02 的热氧化层71。衬里或盖层71密封n-p-n晶体管60的周界以防止污染，且提供了长期稳定性。沟槽70填充有诸如Si3N4、SiON, Si02、Ta205、Zr02、A1203、多晶硅、非晶硅和半绝缘多晶硅的电介质或电绝缘材料72。绝缘填充的沟槽70-72使用回蚀或CMP进行平整化以与P层66的表面齐平，以便形成金属化层，这些金属化层形成与晶体管60的相对区域的欧姆电接触。因为垂直平面至少向下延伸到或经过物理p-n结，垂直绝缘填充的沟槽限定了 n-p-n晶体管的水平边界。由高电压强加的任意电场在由电绝缘沟槽70建立的水平边界处终止。因此，沟槽70用作密封沟槽结终端，其为器件提供高击穿电压。电绝缘的沟槽70针对密封沟槽结终端使用少量硅区域，同时在制造工艺中的后续处理期间为晶片提供机械强度，这为器件提供了高击穿电压。图6中示出沟槽整流器80。沟槽整流器80是高电压分立半导体器件。ρ+层84 在η-基板82上形成。p-n结由η-基板82和ρ+层84限定，即，位于η型半导体掺杂剂电荷等于且相反于P型半导体掺杂剂电荷的边界处。基板82和层84可以使用分别相反的导电类型来形成。沟槽86使用光刻和各向异性蚀刻工艺穿过ρ+层84形成且延伸到n_基板82中。 光致抗蚀剂层被沉积以建立用于沟槽86的区域。在平面图中，沟槽86是环绕p-n结的环形、椭圆形、圆形、矩形、六边形或其他多边形形状。未掩蔽区域经历各向异性蚀刻以形成预定深度的沟槽86。沟槽86至少与η-基板82和ρ+层84之间的物理p-η结一样深或比后者更深，以提供高电压结终端。沟槽86的侧壁是基本垂直的。备选地，沟槽86可以通过激光钻孔或各向同性蚀刻来形成。在一个实施例中，在800°C至1150°C之间的温度下，在氧气氛围中，沟槽86可以衬有或覆盖有诸如Si02的热氧化层。衬里或盖层密封p-n结的周界以防止污染，且提供二极管80的长期稳定性。沟槽86然后填充有诸如Si3N4、SiON, Si02、Ta205、Zr02、A1203、多晶硅、非晶硅和半绝缘多晶硅的电介质或电绝缘材料。绝缘填充的沟槽使用回蚀或CMP进行平整化以与P+层84的表面齐平，以便形成金属化层，这些金属化层形成与二极管80的相对区域的欧姆电接触。因为垂直平面至少向下延伸到或经过物理p-n结，垂直绝缘填充的沟槽限定了 P-n结的水平边界。由高电压强加的任意电场在由电绝缘沟槽86建立的水平边界处终止。 因此，沟槽86用作密封沟槽结终端，其为器件提供高击穿电压。电绝缘的沟槽86针对密封沟槽结终端使用少量硅区域，同时在制造工艺中的后续处理期间为晶片提供机械强度，这为器件提供了高击穿电压。在图7中示出了沟槽瞬时电压抑制器(TVS) 90。TVS 90是双向分立半导体器件。 η+层92在ρ基板94的第一表面上形成。第一 ρ_η结由ρ基板94和η+层92限定，即，位于η型半导体掺杂剂电荷等于且相反于ρ型半导体掺杂剂电荷的边界处。η+层96在ρ基板94的第二表面上行形成。η+层96与η+层92相同，但是在ρ基板92的背面形成。第二 P-n结由ρ基板94和η+层96限定，即，位于η型半导体掺杂剂电荷等于且相反于ρ型半导体掺杂剂电荷的边界处。基板94以及层92和96可以使用分别相反的导电类型来形成。沟槽98使用光刻和各向异性蚀刻工艺而穿过η+层92形成且延伸到ρ基板94中。 同样，沟槽100使用相同光刻和各向异性蚀刻工艺而穿过η+层96形成在晶片的背面且延伸到P基板94中。光致抗蚀剂层被沉积以建立用于沟槽98和100的区域。在平面图中，沟槽98和100是环绕相应p-n结的环形、椭圆形、圆形、矩形、六边形或其他多边形形状。未掩蔽区域经历各向异性蚀刻以形成预定深度的沟槽98和100。沟槽98被制成至少与η+层 92和ρ基板94之间的物理p-n结一样深或比后者更深，以提供高电压结终端。沟槽100被制成至少与η+层96和ρ基板94之间的物理p-n结一样深或比后者更深，以提供高电压结终端。沟槽98和100的侧壁是基本垂直的。备选地，沟槽98和100可以通过激光钻孔或各向同性蚀刻来形成。在800°C至1150°C之间的温度下，在氧气氛围中，沟槽98和100每个均衬有或覆盖有诸如Si02的热氧化层。衬里或盖层密封p-n结的周界以防止污染，且提供TVS 90的长期稳定性。沟槽98和100每个均填充有诸如氮化硅Si3N4、SiON, Si02、Ta205、Zr02、 A1203、多晶硅、非晶硅和半绝缘多晶硅的电介质或电绝缘材料。绝缘填充的沟槽使用回蚀或CMP进行平整化以与η+层92和η+层96的表面齐平，以便形成金属化层，这些金属化层形成与TVS 90的相对区域的欧姆电接触。
因为垂直平面至少向下延伸到或经过物理p-n结，垂直绝缘填充的沟槽限定了 p-n结的水平边界。由高电压强加的任意电场在电绝缘沟槽98和100建立的水平边界处终止。因此，沟槽98-100用作密封沟槽结终端，其为器件提供高击穿电压。电绝缘的沟槽 98-100针对密封沟槽结终端使用少量硅区域，同时在制造工艺中的后续处理期间为晶片提供机械强度。在图8中示出了沟槽TVS 110。TVS 110是横向分立半导体器件。ρ+层112在η 基板114上形成。ρ+层112和η基板114可以使用分别相反的导电类型来形成。沟槽116 使用光刻和各向异性蚀刻工艺而穿过P+层112形成且延伸到η基板114中。在平面图中， 沟槽116是环绕分离的p-n结的环形、椭圆形、圆形、矩形、六边形或其他多边形形状。第一 P-n结由η基板114和区域118中的ρ+层112限定。第二 ρ_η结由η基板114和区域119 中的P+层112限定。沟槽116被制成至少与ρ+层112和η基板114之间的物理p-η结一样深或比后者更深，以提供高电压结终端。沟槽116的侧壁是基本垂直的。备选地，沟槽 116可以通过激光钻孔或各向同性蚀刻来形成。在一个实施例中，在800°C至1150°C之间的温度下，在氧气氛围中，沟槽116可以衬有或覆盖有诸如Si02的热氧化层。衬里或盖层密封p-n结的周界以防止污染，且提供了 TVS 110的长期稳定性。沟槽116填充有诸如Si3N4、Si0N、Si02、Ta205、Zr02、A1203、多晶硅、非晶硅和半绝缘多晶硅的电介质或电绝缘材料。绝缘填充的沟槽使用回蚀或CMP进行平整化以与P+层112的表面齐平以便形成金属化层，这些金属化层形成与TVS 110的相对区域的欧姆电接触。因为垂直平面至少向下延伸到或经过物理p-n结，垂直绝缘填充的沟槽限定了 P-n结的水平边界。由高电压强加的任意电场在电绝缘沟槽116建立的水平边界处终止。 因此，沟槽116用作密封沟槽结终端，其为器件提供高击穿电压。电绝缘的沟槽116针对密封沟槽结终端使用少量硅区域，同时在制造工艺中的后续处理期间为晶片提供机械强度。图9示出在η-基板122上单片形成的沟槽晶闸管或SCR 120的剖面图。基板122 为器件提供结构支撑。P层1 在η-基板122的第一表面上形成。η+区域1 在ρ层IM 中形成。P层1 在η-基板122的第二表面上形成。ρ层IM和1 通过向基板122的两侧扩散P型掺杂剂而形成。P+区域130在ρ层128中形成以用于电接触。晶闸管120是具有4层交替的η型和ρ型半导体材料(即，由η+区域126、ρ层124、η_基板122和ρ层1 限定的n-p-n-p)的固态半导体器件。晶闸管操作为开关，在栅极接收电流脉冲时导通，且在正向偏置时持续导通。基板122、层1对、1观和130以及区域1 可以使用分别相反的导电类型来形成。沟槽132使用光刻和各向异性蚀刻工艺而穿过ρ层IM形成且延伸到η-基板122 中。光致抗蚀剂层被沉积以建立环绕P层1 和η-基板122的p-n结的区域。同样，沟槽 134使用相同光刻和各向异性蚀刻工艺而穿过ρ层1 形成且延伸到η-基板122中。光致抗蚀剂层被沉积以建立环绕P层1 和η-基板122的p-n结的区域。在平面图中，沟槽 132和134是环绕相应p-n结的环形、椭圆形、圆形、矩形、六边形或其他多边形形状。未掩蔽区域经历各向异性蚀刻以形成预定深度的沟槽132和134。沟槽132被制成至少与ρ层 IM和η-基板122之间的物理p-n结一样深或比后者更深，以提供高电压结终端。沟槽134 被制成至少与P层1 和η-基板122之间的物理p-n结一样深或比后者更深，以提供高电压结终端。沟槽132和134的侧壁是基本垂直的。备选地，沟槽132和134可以通过激光钻孔或各向同性蚀刻来形成。在800°C至1150°C之间的温度下，在氧气氛围中，沟槽132和134可以衬有或覆盖有诸如Si02的热氧化层。衬里或盖层密封p-n结的周界以防止污染，且为TVS 120提供长期稳定性。沟槽132和134填充有诸如Si3N4、Si0N、Si02、Ta205、Zr02、A1203、多晶硅、非晶硅和半绝缘多晶硅的电介质或电绝缘材料。绝缘填充的沟槽使用回蚀或CMP进行平整化以与ρ层IM和128的表面齐平，以便形成金属化层，这些金属化层形成与TVS 120的相对区域的欧姆电接触。因为垂直平面至少向下延伸到或经过物理p-n结，垂直绝缘填充的沟槽限定了 P-n结的水平边界。由高电压强加的任意电场在电绝缘沟槽132和134建立的水平边界处终止。因此，沟槽132-134用作密封沟槽结终端，其为器件提供高击穿电压。电绝缘的沟槽 132-134针对密封沟槽结终端使用少量硅区域，同时在制造工艺中的后续处理期间为晶片提供机械强度。通过消除半导体主体的表面处的p-n结终端以及结曲率，TVS 120具有明显改善的电特性。例如，对于P-n结的漏电流的表面效应充分减小。在不增加管芯的大小和制造步骤的复杂度的情况下，反向击穿电压更高。而且，P-n结的反向击穿电压在晶片上更加一致。p-n结的侧壁电容减小，这增加了器件的频率响应以用于高频应用。具有电绝缘沟槽的半导体器件提供了改善的可靠性、晶片强度、每个晶片的管芯密度、击穿电压、高温稳定性、 较少的破损或污染风险以及整体制造成品率。在图10中示出了另一分立半导体器件(在这种情况下是用于交变电流的沟槽三极管(三端双向可控硅开关元件))。三端双向可控硅开关元件是当被施加到其栅电极的正或负电压脉冲激励时在任一方向传导电流的双向三极晶闸管。一旦激励，器件持续导通，直到通过它的电流下降到阈值以下。三端双向可控硅开关元件140在η-基板142上单片形成。基板142为器件提供结构支撑。ρ层144在η-基板142的第一表面上形成。η+区域 146在ρ层144中形成。ρ层148在η-基板142的第二表面上形成。ρ层144和148通过向基板142的两侧扩散ρ型掺杂剂而形成。η+区域150在ρ层148中形成。三端双向可控硅开关元件是由η+区域146、ρ层144、η-基板142和ρ层148以及由ρ层144、η_基板 142、ρ层148以及η+区域150限定的双向器件。基板142、层144和148以及区域146和 150可以使用分别相反的导电类型来形成。沟槽152使用光刻和各向异性蚀刻工艺而穿过ρ层144形成且延伸到η_基板142 中。光致抗蚀剂层被沉积以建立环绕P层144和η-基板142的p-n结的区域。同样，沟槽 154使用相同的光刻和各向异性蚀刻工艺而穿过ρ层148形成且延伸到η-基板142中。光致抗蚀剂层被沉积以建立环绕P层148和η-基板142的p-n结的区域。在平面图中，沟槽 152和IM是环绕相应p-n结的环形、椭圆形、圆形、矩形、六边形或其他多边形形状。未掩蔽区域经历各向异性蚀刻以形成预定深度的沟槽152和154。沟槽152被制成至少与ρ层 144和η-基板142之间的物理p-n结一样深或比后者更深，以提供高电压结终端。沟槽154 被制成至少与P层148和η-基板142之间的物理p-η结一样深或比后者更深，以提供高电压结终端。沟槽152和154的侧壁是基本垂直的。备选地，沟槽152和IM可以通过激光钻孔或各向同性蚀刻来形成。
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在800°C至1150°C之间的温度下，在氧气氛围中，沟槽152和IM可以衬有或覆盖有诸如Si02的热氧化层。衬里或盖层密封p-n结的周界以防止污染，且为三端双向可控硅开关元件140提供长期稳定性。沟槽152和巧4填充有诸如Si3N4、SiON, Si02、Ta205、 &02、A1203、多晶硅、非晶硅和半绝缘多晶硅的电介质或电绝缘材料。绝缘填充的沟槽使用回蚀或CMP进行平整化以与ρ层144和148的表面齐平以便形成金属化层，这些金属化层形成与三端双向可控硅开关元件140的相对区域的欧姆电接触。因为垂直平面至少向下延伸到或经过物理p-n结，垂直绝缘填充的沟槽限定了 P-n结的水平边界。由高电压强加的任意电场在电绝缘沟槽152和巧4建立的水平边界处终止。因此，沟槽152-1M用作密封沟槽结终端，其为器件提供高击穿电压。电绝缘的沟槽 152-1M针对密封沟槽结终端使用少量硅区域，同时在制造工艺中的后续处理期间为晶片提供机械强度。通过消除半导体主体的表面处的p-n结终端以及结曲率，三端双向可控硅开关元件140具有明显改善的电特性。例如，对于p-n结的漏电流的表面效应充分减小。在不增加管芯的大小和制造步骤的复杂度的情况下，反向击穿电压更高。而且，P-n结的反向击穿电压在晶片上更加一致。P-n结的侧壁电容减小，这增加了器件的频率响应以用于高频应用。具有电绝缘沟槽的半导体器件提供了改善的可靠性、晶片强度、每个晶片的管芯密度、 击穿电压、高温稳定性、较少的破损或污染风险以及整体制造成品率。图11说明在η-基板162上单片形成的沟槽晶闸管或SCR 160的剖面图。晶闸管 160具有多个密封沟槽结终端。基板162为器件提供结构支撑。ρ层164在η-基板162的第一表面上形成。η+区域166在ρ层164中形成。ρ层168在η-基板162的第二表面上形成。P层164和168通过向基板162的两侧扩散ρ型掺杂剂而形成。ρ+区域170在ρ层 168中形成以用于电接触。晶闸管160是具有4层交替的η型和ρ型半导体材料(即，由η+ 区域166、ρ层164、η-基板162和ρ层168限定的η-ρ-η-ρ)的固态半导体器件。晶闸管操作为开关，在栅极接收电流脉冲时导通且在正向偏置时持续导通。基板162、层164和168 以及区域166和170可以使用分别相反的导电类型来形成。沟槽172使用光刻和各向异性蚀刻工艺而穿过ρ层164形成且延伸到η_基板162 中。光致抗蚀剂层被沉积以建立环绕P层164和η-基板162的p-n结的区域。同样，沟槽 174在η+区域166周围的ρ层164中形成。光致抗蚀剂层还建立环绕η+区域166的区域。 以类似的方式，沟槽176使用相同的光刻和各向异性蚀刻工艺而穿过ρ层168形成且延伸到η-基板162中。光致抗蚀剂层被沉积以建立环绕ρ层168和η-基板162的p-n结的区域。在平面图中，沟槽172-176是环绕相应p-n结的环形、椭圆形、圆形、矩形、六边形或其他多边形形状。未掩蔽区域经历各向异性蚀刻以形成预定深度的沟槽172-176。沟槽172 被制成至少与P层164和η-基板162之间的物理p-η结一样深或比后者更深，以提供高电压结终端。沟槽174被制成至少与ρ层164和η+区域166之间的物理p-η结一样深或比后者更深，以提供高电压结终端。沟槽176被制成至少与ρ层168和η-基板162之间的物理p-n结一样深或比后者更深，以提供高电压结终端。沟槽172-176的侧壁是基本垂直的。 备选地，沟槽172-176可以通过激光钻孔或各向同性蚀刻来形成。在一个实施例中，在800°C至1150°C之间的温度下，在氧气氛围中，沟槽172-176 可以衬有或覆盖有诸如Si02的热氧化层。衬里或盖层密封p-n结的周界以防止污染，且为晶闸管160提供长期稳定性。沟槽172-176填充有诸如Si3N4、SiON, Si02、Ta205、Zr02、 A1203、多晶硅、非晶硅和半绝缘多晶硅的电介质或电绝缘材料。绝缘填充的沟槽使用回蚀或CMP进行平整化以与ρ层164和168的表面齐平以便形成金属化层，这些金属化层形成与晶闸管160的相对区域的欧姆电接触。因为垂直平面至少向下延伸到或经过物理p-n结，垂直绝缘填充的沟槽限定了 p-n结的水平边界。由高电压强加的任意电场在电绝缘沟槽172-176建立的水平边界处终止。因此，沟槽172-176用作多个密封沟槽结终端，其为器件提供高击穿电压。电绝缘的沟槽172-176针对密封沟槽结终端使用少量硅区域，同时在制造工艺中的后续处理期间为晶片提供机械强度。在图12中示出另一分立半导体器件(在该情况中为沟槽三端双向可控硅开关元件)。三端双向可控硅开关元件是当被施加到其栅电极的正或负电压脉冲激励时在任一方向传导电流的双向三极晶闸管。一旦激励，器件持续导通，直到通过它的电流下降到阈值以下。三端双向可控硅开关元件180在η-基板182上单片地形成。三端双向可控硅开关元件180具有多个密封沟槽结终端。基板182为器件提供结构支撑。ρ层184在η-基板182 的第一表面上形成。η+区域186在ρ层184中形成。ρ层188在η-基板182的第二表面上形成。P层184和188通过向基板182的两侧扩散ρ型掺杂剂而形成。η+区域190在ρ 层188中。三端双向可控硅开关元件是由η+区域186、ρ层184、η_基板182和ρ层188以及由P层184、η-基板182、ρ层188以及η+区域190限定的双向器件。基板182、层184 和188以及区域186和190可以使用分别相反的导电类型来形成。沟槽192使用光刻和各向异性蚀刻工艺而穿过ρ层184形成且延伸到η_基板182 中。光致抗蚀剂层被沉积以建立环绕P层184和η-基板182的p-n结的区域。同样，沟槽196在η+区域186周围的ρ层184中形成。光致抗蚀剂层也建立环绕η+区域186的区域。以类似的方式，沟槽194使用相同光刻和各向异性蚀刻工艺而穿过ρ层188形成且延伸到η-基板182中。光致抗蚀剂层被沉积以建立环绕ρ层188和η-基板182的p-n结的区域。沟槽198在η+区域190周围的ρ层188中形成。光致抗蚀剂层也建立环绕η+区域 190的区域。在平面图中，沟槽192-198是环绕相应ρ_η结的环形、椭圆形、圆形、矩形、六边形或其他多边形形状。未掩蔽区域经历各向异性蚀刻以形成预定深度的沟槽192-198。沟槽192被制成至少与ρ层184和η-基板182之间的物理p-η结一样深或比后者更深，以提供高电压结终端。再则沟槽194被制成至少与η+区域186 —样深或比后者更深，以提供高电压终端。沟槽196被制成至少与ρ层188和η-基板182之间的物理p-η结一样深或比后者更深。再则沟槽198被制成至少与η+区域190 —样深或比后者更深，以提供高电压终端。沟槽192-198的侧壁是基本垂直的。备选地，沟槽192-198可以通过激光钻孔或各向同性蚀刻来形成。在800°C至1150°C之间的温度下，在氧气氛围中，沟槽192-198可以衬有或覆盖有诸如Si02的热氧化层。衬里或盖层密封p-n结的周界以防止污染，且为三端双向可控硅开关元件180提供长期稳定性。沟槽192-198填充有诸如Si3N4、SiON, Si02、Ta205、Zr02、 A1203、多晶硅、非晶硅和半绝缘多晶硅的电介质或电绝缘材料。绝缘填充的沟槽使用回蚀或CMP进行平整化以与ρ层184和188的表面齐平以便形成金属化层，这些金属化层形成与三端双向可控硅开关元件140的相对区域的欧姆电接触。
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因为垂直平面至少向下延伸到或经过物理p-n结，垂直绝缘填充的沟槽限定了 p-n结的水平边界。由高电压强加的任意电场在电绝缘沟槽192-198建立的水平边界处终止。因此，沟槽192-198用作多个密封沟槽结终端，其为器件提供高击穿电压。电绝缘的沟槽192-198针对密封沟槽结终端使用少量硅区域，同时在制造工艺中的后续处理期间为晶片提供机械强度。图13a_i;3e说明用于IC 200的制造工艺流程。尽管工艺流程针对双极晶体管，但是类似的工艺可以用于形成二极管、无源器件和其他IC半导体器件。在图13a中，P-基板 210是用于结构支撑的硅、砷化镓或其他体半导体材料。ρ型半导体掺杂剂可以是硼、铝或稼。P-基板210具有1至50 ohms-cm的电阻率。使用片类掺杂工艺，基板210的表面使用典型地是磷、砷或锑的η型掺杂剂被注入至表面浓度为1Ε19原子/立方厘米，以形成η+埋层212。η外延层214在η+埋层212上形成。η+埋层212提供IC的电绝缘且减小在η外延层214的形成期间可能在Si<lll>和Si<100>晶向基板上发生的图案洗脱效应。在图13b中，氧化层216在η外延层214上形成。使用光刻和各向异性蚀刻工艺， 部分氧化层216通过蚀刻工艺去除以形成沟槽。在图13c中，沟槽218穿过氧化层216中的开孔而形成。沟槽218延伸穿过η外延层214和η+埋层212且延伸到ρ-基板210中。 在平面图中，沟槽218是环绕p-n结的环形、椭圆形、圆形、矩形、六边形或其他多边形形状。 沟槽218的侧壁基本垂直且至少与ρ-基板210和η+埋层212之间的物理p-η结一样深或比后者更深，以提供高电压结终端。备选地，沟槽218可以通过激光钻孔或各向同性蚀刻来形成。在800°C至1150°C之间的温度下，在氧气氛围中，沟槽218可以衬有或覆盖有诸如 Si02的热氧化层217。衬里或盖层217密封p-n结的周界以防止污染，且为IC 200提供长期稳定性。沟槽218填充有诸如Si3N4、Si0N、Si02、Ta205、&02、A1203、多晶硅、非晶硅和半绝缘多晶硅的电介质或电绝缘材料。绝缘填充的沟槽使用回蚀或CMP进行平整化以与η 外延层214的表面齐平以便形成金属化层，这些金属化层形成与IC 200的相对区域的欧姆电接触。图13d示出在η外延层214中形成的ρ基极阱220。在图1 中，η+区域222在 ρ基极阱220中形成。η+区域222操作为晶体管的发射极。η+区域2Μ在η外延层214中形成以用于电接触。氧化层216被图案化以用于η+区域224、ρ基极阱220以及η+区域的金属接触2沈、2观和230，它们分别形成η-ρ-η晶体管的发射极、基极和集电极。因为垂直平面至少向下延伸到或经过物理p-n结，垂直绝缘填充的沟槽限定了 P-n结的水平边界。由高电压强加的任意电场在电绝缘沟槽217-219建立的水平边界处终止。因此，沟槽217-219用作密封沟槽结终端，其为器件提供高击穿电压。电绝缘的沟槽 217-219针对密封沟槽结终端使用少量硅区域，同时在制造工艺中的后续处理期间为晶片提供机械强度。通过消除半导体主体的表面处的p-n结终端以及结曲率，IC 200具有明显改善的电特性。例如，对于P-n结的漏电流的表面效应充分减小。在不增加管芯的大小和制造步骤的复杂度的情况下，反向击穿电压更高。而且，P-n结的反向击穿电压在晶片上更加一致。 P-n结的侧壁电容减小，这增加了器件的频率响应以用于高频应用。具有电绝缘沟槽的半导体器件提供了改善的可靠性、晶片强度、每个晶片的管芯密度、击穿电压、高温稳定性、较少的破损或污染风险以及整体制造成品率。图14示出IC 240中n-p-n双极晶体管的备选实施例。p_基板M2的表面使用η 型掺杂剂被注入至表面浓度为1Ε19原子/立方厘米以形成η+埋层Μ4。η+埋层延伸到η 外延层246的表面。η外延层246在η+埋层244上形成。η+埋层延伸到IC 240与η外延层246齐平的表面。沟槽248使用光刻和各向异性蚀刻工艺来形成。沟槽248穿过η外延层246和η+埋层244延伸且延伸到ρ-基板242中。在平面图中，沟槽248是环绕p-η结的环形、椭圆形、圆形、矩形、六边形或其他多边形形状。沟槽248的侧壁基本垂直且至少与 P-基板242和η+埋层244之间的物理p-η结一样深或比后者更深，以提供高电压结终端。 备选地，沟槽248可以通过激光钻孔或各向同性蚀刻来形成。在800°C至1150°C之间的温度下，在氧气氛围中，沟槽248可以衬有或覆盖有诸如 Si02的热氧化层250。衬里或盖层250密封p-n结的周界以防止污染，且为IC 240提供长期稳定性。沟槽248填充有诸如Si3N4、Si0N、Si02、Ta205、&02、A1203、多晶硅、非晶硅和半绝缘多晶硅的电介质或电绝缘材料252。绝缘填充的沟槽使用回蚀或CMP进行平整化以与η外延层246的表面齐平以便形成金属化层，这些金属化层形成与IC 240的相对区域的欧姆电接触。ρ基极阱2Μ在η外延层Μ6中形成。η+区域256在ρ基极阱254中形成。η+区域256操作为晶体管的发射极。氧化层258被图案化以用于ρ基极阱254、η+区域256和 η+埋层244的金属接触沈0、262和沈4，它们分别形成n-p-n晶体管的基极、发射极和集电极。因为垂直平面至少向下延伸到或经过物理p-n结，垂直绝缘填充的沟槽限定了 P-n结的水平边界。由高电压强加的任意电场在电绝缘沟槽248-252建立的水平边界处终止。因此，沟槽M8-252用作密封沟槽结终端，其为器件提供高击穿电压。电绝缘的沟槽 248-252针对密封沟槽结终端使用少量硅区域，同时在制造工艺中的后续处理期间为晶片提供机械强度。图15说明电子器件观0，该电子器件280具有芯片载体基板或印刷电路板(PCB) 观2，该芯片载体基板或印刷电路板(PCB) 282具有安装到其表面的多个半导体封装或半导体管芯。取决于应用，电子器件280可以具有一种类型的半导体封装或多种类型的半导体封装。用于说明目的，图15中示出不同类型的半导体封装。每个器件280可以是使用半导体封装来执行电功能的独立系统。备选地，电子器件280可以是较大系统的子部件。例如，电子器件280可以是能够插入到计算机的图形卡、网络接口卡或其他信号处理卡。半导体封装可以包括微处理器、存储器、专用集成电路 (ASIC)、逻辑电路、模拟电路、射频(RF)电路、分立器件或其他半导体管芯或电学部件。PCB 282提供用于安装到PCB上的半导体封装和其他电子部件的结构支撑和电互连的一般基板。导电信号迹线284使用蒸发、电镀、化学镀、丝网印刷或其他合适的金属沉积工艺而在PCB 282的表面上或层内形成。信号迹线284提供每个半导体封装、安装的部件以及任意相连的外部系统部件之间的电通信。迹线284还为每个半导体封装提供功率和接地连接。用于说明目的，示出安装在PCB 282上的若干种类型的半导体封装，包括双列直插式封装(DIP)观6、引线接合管芯观8、凸点芯片载体(BCC)^K)以及倒装封装四2。取决于系统需求，半导体封装和其他电子部件的任意组合可以连接到PCB 2820在一些实施例中，电子器件280包括单个附接的半导体封装，而其他实施例需要多个互连封装。通过在单个基板上组合一个或多个半导体封装，制造商可以将预制部件合并到电子器件和系统中。每个半导体封装包含具有上述密封沟槽结终端的分立半导体器件或IC。这些半导体器件展现出改进的可靠性、晶片强度、每个晶片的管芯密度、击穿电压、高温稳定性、较少的破损或污染风险以及整体制造成品率。尽管已详细说明了本发明的一个或多个实施例，但是技术人员将理解，可以在不偏离在随后权利要求中提出的本发明的范围的情况下对这些实施例做出修改和变化。
权利要求
1.一种分立半导体器件，包含包括第一导电类型的半导体材料的基板；在该基板上形成的第一半导体层，该第一半导体层具有第一导电类型的半导体材料； 在该第一半导体层上形成的第二半导体层，该第二半导体层具有与第一导电类型的半导体材料相反的第二导电类型的半导体材料；以及穿过该第二半导体层形成且延伸到该第二半导体层中的沟槽，该沟槽衬有绝缘层且填充有绝缘材料。
2.根据权利要求1所述的分立半导体器件，其中该第一和第二半导体层之间的边界形成p-n结且沟槽环绕该p-n结以终止在该第二半导体层上强加的电压的电场。
3.根据权利要求1所述的分立半导体器件，其中该沟槽具有圆形或多边形形状。
4.根据权利要求1所述的分立半导体器件，其中该沟槽包括相对于该第二半导体层的表面的垂直侧壁。
5.根据权利要求1所述的分立半导体器件，其中该绝缘层是二氧化硅且该绝缘材料选自由以下组成的组氮化硅、氮氧化硅、二氧化硅、五氧化二钽、氧化锆、氧化铝、多晶硅、 非晶硅以及半绝缘多晶硅。
6.一种制备分立半导体器件的方法，包含 提供包括第一导电类型的半导体材料的基板；在该基板上形成第一半导体层，该第一半导体层具有第一导电类型的半导体材料； 在该第一半导体层上形成第二半导体层，该第二半导体层具有与第一导电类型的半导体材料相反的第二导电类型的半导体材料；形成穿过该第二半导体层且延伸到该第二半导体层中的沟槽；以及在该沟槽中沉积绝缘材料。
7.根据权利要求6所述的方法，其中该第一和第二半导体层之间的边界形成p-n结且沟槽环绕该p-n结以终止在该第二半导体层上强加的电压的电场。
8.根据权利要求6所述的方法，其中该沟槽具有圆形或多边形形状。
9.根据权利要求6所述的方法，其中该沟槽包括垂直侧壁。
10.根据权利要求6所述的方法，其中该绝缘层是二氧化硅且该绝缘材料选自由以下组成的组氮化硅、氮氧化硅、二氧化硅、五氧化二钽、氧化锆、氧化铝、多晶硅、非晶硅以及半绝缘多晶硅。
11.根据权利要求6所述的方法，还包括使该沟槽衬有绝缘层。
12.—种制备分立半导体器件的方法，包含 提供包括第一导电类型的半导体材料的基板；在该基板的第一表面上形成第一半导体层，该第一半导体层具有与第一导电类型的半导体材料相反的第二导电类型的半导体材料；形成穿过该第一半导体层且延伸到基板中的第一沟槽；以及在该第一沟槽中沉积绝缘材料。
13.根据权利要求12所述的方法，还包括在与基板的第一表面相反的基板的第二表面上形成第二半导体层，该第二半导体层具有第二导电类型的半导体材料；以及形成穿过该第二半导体层且延伸到该基板中的第二沟槽，该第二沟槽填充有绝缘材料。
14.根据权利要求13所述的方法，还包括在该第一半导体层中形成第三半导体层，该第三半导体层具有第一导电类型的半导体材料；以及形成穿过该第三半导体层周围的第一半导体层的第三沟槽，该第三沟槽填充有绝缘材料。
15.根据权利要求12所述的方法，其中该第一半导体层和基板之间的边界形成p-n结且该第一沟槽环绕该P-n结以终止在该第一半导体层上强加的电压的电场。
16.根据权利要求12所述的方法，其中该第一沟槽具有圆形或多边形形状。
17.根据权利要求12所述的方法，其中该第一沟槽包括垂直侧壁。
18.根据权利要求12所述的方法，其中该绝缘材料选自由以下组成的组氮化硅、氮氧化硅、二氧化硅、五氧化二钽、氧化锆、氧化铝、多晶硅、非晶硅以及半绝缘多晶硅。
19.根据权利要求12所述的方法，还包括平整化该绝缘材料到该第一半导体层的表
20.—种分立半导体器件，包含包括第一导电类型的半导体材料的基板；在该基板的第一表面上形成的第一半导体层，该第一半导体层具有与第一导电类型的半导体材料相反的第二导电类型的半导体材料；以及穿过该第一半导体层形成且延伸到该基板中的第一沟槽，该第一沟槽被填充有绝缘材料。
21.根据权利要求20所述的分立半导体器件，还包括在与基板的第一表面相反的基板的第二表面上形成的第二半导体层，该第二半导体层具有第二导电类型的半导体材料；以及穿过该第二半导体层形成且延伸到该基板中的第二沟槽，该第二沟槽填充有绝缘材料。
22.根据权利要求21所述的分立半导体器件，还包括在该第一半导体层中形成第三半导体层，该第三半导体层具有第一导电类型的半导体材料；以及形成穿过该第三半导体层周围的第一半导体层的第三沟槽，该第三沟槽填充有绝缘材料。
23.根据权利要求20所述的分立半导体器件，其中该第一半导体层和基板之间的边界形成p-n结且该第一沟槽环绕该p-n结以终止在该第一半导体层上强加的电压的电场。
24.根据权利要求20所述的分立半导体器件，其中该第一沟槽具有圆形或多边形形状。
25.根据权利要求20所述的分立半导体器件，其中该第一沟槽包括垂直侧壁。
全文摘要
一种分立半导体器件具有基板，其具有第一导电类型的半导体材料。第一半导体层在该基板上形成。该第一半导体层具有第一导电类型的半导体材料。第二半导体层在第一半导体层上。该第二半导体层具有第二导电类型的半导体材料。沟槽穿过该第二半导体层形成且延伸到该第二半导体层中。沟槽具有圆形或多边形形状以及垂直侧壁。沟槽衬有绝缘层且填充有绝缘材料。该第一和第二半导体层之间的边界形成p-n结。该沟槽环绕该p-n结以终止在该第二半导体层上强加的电压的电场。该分立半导体器件还可以是晶体管、晶闸管、三端双向可控硅开关元件或瞬时电压抑制器。
文档编号H01L29/00GK102171826SQ200980138445
公开日2011年8月31日 申请日期2009年7月24日 优先权日2008年7月30日
发明者R·R·鲍曼 申请人:特里昂科技公司