半导体集成电路的制作方法

专利名称：半导体集成电路的制作方法
技术领域：
本发明涉及半导体集成电路，其中所希望的电路通过彼此组合地设置多个电路单
元并且由金属配线层互连这些单元而形成，这些电路单元(例如标准单元)包括具有栅极 电极的晶体管。
背景技术：
因为在半导体LSI(大规模集成电路)的小型化上已经取得进步，所以逻辑电路元 件内的延迟(在下文将这样的延迟称为"栅极延迟")和配线延迟之间的比率发生了很大的 变化。 先前小型化不很先进的LSI，考虑到整个LSI或整个电路模块的信号延迟，在元件 中具有很高的栅极延迟与配线延迟比。因此，在LSI设计的逻辑合成阶段中整个信号通道 的延迟估算中，除非在估算每个栅极延迟上存在错误，否则延迟总量与预测没有太大偏差。
在近来的半导体工艺中，小型化的进步增加了配线延迟与总信号延迟的比率。因 此，正确地估算配线延迟是重要的。 然而，在逻辑合成阶段中，不知道配线布局的状态，因此不能确定配线延迟，并且 难于估算。因此，难于估算整个信号通道中操作的计时(timing)。 例如，除非可以以一定程度的精度估算直到连接到特定栅极电路的多个输入的每 个的前段的电路部分中的延迟量，否则考虑到相对于栅极电路操作的每个输入延迟和可承 受延迟量(延迟余量)，不能估算计时。在这样各个栅极电路中的计时估算被加合，并且在 整个信号通道对纠正操作进行计时设计。然而，配线延迟的不确定性将大量的错误引入整 个信号通道上的计时估算中。 因此，由逻辑合成工具估算的通道延迟时间和实际完成的LSI的通道延迟时间彼 此偏离，并且倾向于产生错误操作，即错误逻辑反转。因降低电压而保证噪声余量上的困难 也促使错误逻辑反转频率的增加。 另外，半导体元件的小型化能使更多的逻辑栅极电路结合，使逻辑变得复杂，并且 增加了逻辑错误的频率。 出于这样的原因，在完成设计之前或之后或样品评估时，希望增加来自客户要求 设计的ECO(工程更改通知(Engineering Change Orders):设计后对电路更改的要求)。
作为低成本、短时间处理ECO的方法，已知在标准单元布置的未使用部分中 嵌入用于设计后更改的储备单元(reserve cell)的方法(例如，见日本专利公开 No. 2006-269900)。 在下文，将储备单元称为"ECO单元"或"ECO填充物"。另外，在下文将这样的设计 方法称为"ECO单元辅助设计"。

发明内容
通常，标准单元的两个垂直方向(所谓的垂直方向和水平方向)上的至少一个尺
4寸被标准化为几个类型，例如约三种类型。在所谓的垂直方向上的尺寸被称为标准单元的 "高度"，并且该高度被标准化或统一为约三种类型。因为单元的尺寸(高度)与垂直于半 导体基板方向的结构高度混淆，因此造成误解，所以单元尺寸在下文不称为"高度"。取而代 之，为了方便起见，该尺寸在下文将称为"共同单元长度"。 尽管在整个LSI中存在标准单元的几种类型的共同单元长度，但是为了有效地布 置单元，从局部来看，相同的共同单元长度用于相同电路块。 因此，制备具有相同共同单元长度的各种类型的标准单元，并且在程序库中登记。
通常，标准单元的内部配线等图案的布置空间在共同单元长度方向上受限。 另一方面，根据栅极电路的规模，在垂直于标准单元的共同单元长度方向的方向
(所谓的水平方向)上具有各种不同的尺寸。为了方便起见，在垂直于共同单元长度的方向
上的单元尺寸将称为"任意单元长度"。 用于处理ECO的上述储备单元中的用于晶体管形成的元件隔离区域和杂质扩散 层的一部分继承了标准单元的标准规范。 然而，对于上述储备单元的栅极电极层和金属配线层，确定了对ECO单元的独特 规范(标准)。 在ECO单元辅助设计中，在样品评估时不满足客户要求的特征缺陷是被预期的， 或者在实际的样品评估中可以发现特征缺陷。在此情况下，通过储备单元(EC0单元)进行 延迟调整。例如，从相邻ECO单元改变的缓冲器等插入具有太大延迟量的通道中。从相邻改 变且对应于所希望的附加延迟量的数目的反相器等插入希望被提供更大延迟量的通道中。
另外，ECO单元用于恢复逻辑错误。 在通过这样的EC0单元的延迟调整或逻辑错误的恢复中，仅在相邻于需要调整或 恢复的通道的EC0单元中附加地设计从第一接触的上层，而不改变EC0单元的基本构造或 水平和垂直尺寸。因此，在需要延迟调整的位置上，对于从程序库读取的标准单元的延迟调 整，最终进行从储备单元到所希望的栅极电路单元(功能等同于标准单元)的改变。
然而，在布置标准单元后，ECO单元设置在自由空间中，在共同单元长度方向上具 有限制。因此，在共同单元长度方向上难于自由地绕开金属配线层。 在绕行困难时，通常采用连接系统，就通过较高的金属配线层的图案而言，增加了 所采用的金属配线的层数并消除对绕行的需求。然而，所采用的金属配线的层数的增加提 高了制造成本，因此半导体产品会失掉价格竞争力。 附带地，对于诸如标准单元和ECO单元等的电路单元重要的是，晶体管特性不会 轻易地改变。 所希望的是提供这样的半导体集成电路，其能够增加配线的自由度，而不增加金 属配线的层数，并且其电路单元的图案中晶体管特征不会轻易改变。 在本发明的第一实施例中，所提供的半导体集成电路包括多个标准单元，包括具 有栅极电极的晶体管，并且彼此组合设置；金属配线层，互连多个标准单元，以形成所希望 的电路；以及多个储备单元，具有栅极电极，与金属配线层不连接，并且设置在多个标准单 元的周边上。在该半导体电路中，多个标准单元和所述多个储备单元的每个栅极电极都具 有栅极焊盘部分和两个栅极手指部分，两个栅极手指部分从栅极焊盘部分延伸到在预定的 方向上彼此相对的侧，并且多个储备单元的栅极焊盘部分在垂直于预定方向的方向上的长度等于或大于金属配线层中最小线宽的三倍与最小间隔距离的两倍的总和值。 根据具有该构造的半导体集成电路，设定储备单元的栅极焊盘部分在垂直于栅极
手指部分的方向上的长度为上述的预定值(然而，当然，长度不应超过在该方向上的单元
尺寸)的要求。因此，例如，通过所谓的下桥结构(underbridge structure)使得与栅极焊
盘部分的作为桥线(bridge line)的部分的配线交叉成为可能，而不需绕行金属配线层到
栅极手指部分的端侧。就是说，该栅极焊盘部分的长度等于或大于金属配线层中最小线宽
的三倍与最小间隔距离的两倍的总和值，并且使金属配线层与栅极焊盘部分的中间部分交
叉。此时，在交叉的金属配线层宽度方向上的两侧，存在以最小分隔距离设置金属配线层的
空间。因此，金属配线层可以连接在桥线的一端侧和另一端侧二者(栅极焊盘部分的一部分)。 对于桥线所需的栅极焊盘部分的长度方向希望是所谓的任意单元长度方向。在此 情况下的任意单元长度方向是沿着栅极手指部分垂直于共同单元长度方向(预定方向)的 方向。为了易于标准单元的设计和布置，共同单元长度标准化为一种类型的长度。另一方 面，任意单元长度方向上的单元长度不受这种规则限制。通过应用栅极焊盘部分在任意单 元长度方向上的长度为预定值或更大的上述要求，可以略微增加任意单元长度方向上的单 元尺寸。然而，任意单元长度方向上的尺寸增加不涉及大于尺寸增加的缺点，例如，作为削 弱在基于单元电路设计中获得的易于布置的结果产生不必要空间的大的缺点。
栅极焊盘部分是给栅极提供电压(信号)的部分。当栅极焊盘部分在一个长栅极 手指部分的一个侧端时，因栅极电阻的作用，在栅极手指部分的长度方向上，电场以不均匀 的方式施加给晶体管沟道。当在晶体管当中施加电场的方式变化时，晶体管的特征也倾向 于变化。尽管在栅极焊盘部分在栅极手指部分的两个侧端时电场被不均匀地施加，但是共 同单元长度方向上的单元尺寸增加对应于一个栅极焊盘部分的量。 另一方面，在根据第一实施例的半导体集成电路中，两个栅极手指部分从栅极焊 盘部分延伸到在预定的方向上(共同单元长度方向)彼此相对的侧。该构造补偿了栅极电 阻的差别和电场施加方式上的不均匀性，该不均匀性由栅极电阻的差值引起。结果，减少了 晶体管特征的变化，而不涉及单元尺寸在共同单元长度方向上的增加。 在根据本发明的第二实施例中，所提供的半导体集成电路包括多个电路单元，包
括晶体管，并且布置为彼此组合；以及金属配线层，互连多个电路单元，以形成所希望的电
路。在该半导体电路中，多个电路单元内的晶体管的栅极电极具有栅极焊盘部分和从栅极
焊盘部分延伸到在预定的方向上彼此相对的侧的两个栅极手指部分，并且在形成所希望的
电路的该多个电路单元的至少一个中的栅极焊盘部分在垂直于述预定方向的方向上的长
度等于或大于金属配线层中最小线宽的三倍与最小间隔距离的两倍的总和值。 在上述的第二实施例中，栅极焊盘部分在所谓任意单元长度方向上的长度等于或
大于金属配线层中最小线宽的三倍与最小间隔距离的两倍的总和值的要求的应用不限于
储备单元。就是说，栅极焊盘可以形成在所谓的标准单元中，以满足能实现这样下桥结构的
最大长度要求。因此，在第二实施例中，"电路单元"用作包括储备单元和标准单元的概念。 根据本发明，能够提供这样的半导体集成电路，其可以增加配线的自由度而不增
加金属配线的层数和在共同单元长度方向上的尺寸，并且具有图案不易受晶体管特性变化
的电路单元。


图1A是示意性地示出根据实施例的集成电路的平面图，着重于单元布置，图1B是
根据实施例的ECO单元的构成示例的平面图，而图1C是栅极焊盘部分的放大图； 图2是在根据实施例的ECO单元配线后的示例所示的反相器的平面图； 图3A是根据比较示例的ECO单元的平面图，图3B是根据比较示例的ECO单元配
线后反相器的平面图，而图3C是另一个比较示例的配线示例所示的NAND栅极电路的平面
图； 图4是比较示例的配线的另一个示例的平面图； 图5是比较示例的配线的另一个示例的平面图； 图6是比较示例的配线的另一个示例的平面图； 图7是与图4至6相反应用本发明的配线示例的平面图； 图8是在实施例中描述设计方法程序的流程图； 图9是紧接着布置标准单元后的平面图；以及 图IOA和IOB是示出阱结构的集成电路的示意性截面图。
具体实施例方式
在下文，将参考附图以半导体集成电路为例，描述本发明的优选实施例，在该半导
体集成电路中，通过ECO单元对标准单元进行特性调整或从逻辑错误的恢复。 下面的描述以下面的顺序进行。 1.总布局 2. ECO单元的构造 3.EC0单元的配线的第一示例 4.EC0单元的配线的第二示例 5.设计程序的流程 6.修改示例 〈1.总布局> 图1A是示意性地示出根据实施例的集成电路的平面图，着重于单元的布置。
图1A中的每个方块区域都称为单元。由符号"SC"表示的单元为标准单元 (standard cell)。标准单元SC为反相器(inverter)和NAND栅极等的功能电路单元，是 在程序库中事先设计、标准化和登记的。标准单元SC是一套数据，但是可以涉及基于数据 制造的装置的一部分。正如稍后将详细描述的，在半导体集成电路的设计中，组合和布置程 序库中登记的标准单元。这种布置基本上将电源电压线和参考电压线(例如，GND线)在 数据上彼此连接。在布置后，通过连接信号线等获得所希望的电路。至于此点的这种布置 和配线是通过设计辅助装置在数据上的操作。 图1A是着重于半导体集成电路单元的单元布置的示意性平面图。图IA也用作数 据上的单元布置示意图。 如图1A所示，通过组合和布置各种尺寸的标准单元SC而实现所希望的电路。根 据各标准单元SC的功能电路的属性和标准单元SC的组合可以任意实现在此情况下所希望
7的电路，只要所希望的电路是逻辑电路。图1A为普通的示意图，并且所希望的电路自身的 属性是任意的。在ASIC(专用集成电路，Application Specific Integrated Circuit)禾口
ASSP(专用标准产品，A卯lication Specific Standard Product)等的设计中，采用标准单
元设计系统。ASIC是为每个客户的特定使用开发和制造的IC。 ASSP是为多个客户开发和
制作作为通用目的部分的IC。 下面将描述标准单元SC的尺寸。 在沿着彼此垂直的两个边之一的方向上，标准单元SC在单元长度上通常被标 准化或统一。在下文，将该单元长度方向称为"共同单元长度方向(common cell lenghh direction):共同单元长度方向上的尺寸(共同单元长度)不限定为一种类型，但是可以 是几种类型，例如，从整个IC上看为三种类型。然而，在一种电路模块的局部上看，共同单 元长度为一个均匀长度。在图1A中，在图IA的纸面的垂直方向上设定相同的单元尺寸，因 此该方向是共同单元长度方向。 在垂直于共同单元长度方向的方向上，单元尺寸可以任意确定。然而，尽管是任 意的，但是由于要求设计效率和一致性，通常确定可以离散取值的尺寸(由栅格数规定)。 在下文，将垂直于共同单元长度方向的方向称为"任意单元长度方向(arbitrary cell length direction)，，。 在本实施例中，为了处理EC0， ECO单元(写成"EC0填充物")布置在标准单元SC 周围的自由空间上。 在共同单元长度方向，ECO单元与标准单元SC具有相同的尺寸。尽管在图IA中 ECO单元具有相同的单元尺寸，但是在任意单元长度方向上ECO单元可以取几种类型的单 元尺寸。 在对所希望的电路的贡献程度上，ECO单元与标准单元SC不同。 标准单元SC自身形成所希望的电路。另一方面，ECO单元布置为"储备单元"，通
常不形成所希望的电路。 在标准单元SC的布置和配线上不存在问题时，ECO单元仅起填充自由空间的填充 物的作用。然而，在样品评估时，当存在来自要求设计的客户的工程更改通知(Engineering Change Order, ECO)时，必须处理ECO，并且此时使用ECO单元。稍后将描述使用ECO单元 的方法。 〈2. ECO单元的构造> 图IB示出了 ECO单元的构造示例。 图IB的平面图是ECO单元的布局图，该ECO单元用于实现诸如反相器或NAND栅 极等的最基本的栅极电路。 图1B所示的EC0单元的半导体基板具有用于形成PM0S晶体管的N型阱(在下 文，称为N阱)ION和用于形成NMOS晶体管的P型阱(在下文，称为P阱)10P。 N阱ION和 P阱10P形成为在半导体基板内的共同单元长度方向上彼此分隔。 附带地，例如，稍后描述的形成源极区域和漏极区域等的杂质扩散层(IIP和11N) 形成在N阱ION和P阱IOP的图案内侧。另外，例如，可以采用阱中阱结构或三阱结构。除 了采用阱中阱结构外，图IB的N阱ION和P阱10P代表不形成元件隔离区域的两个基板区域，并且表示N型杂质层或N型杂质层的一部分形成在两个基板区域的一侧，而P型杂质层 或P型杂质层的一部分形成在另一侧。 另外，稍后将在修改示例的部分中描述阱中阱结构。 在共同单元长度方向上，图IB的纸面上部中的N阱10N将称为"PM0S形成区域"。 图IB的纸面下部中的P阱10P将称为"NMOS形成区域"。 形成由栅极金属层GM组成的两个栅极电极20A和20B。例如，在此情况下的栅极 金属层GM具有多晶硅单层结构或多晶硅与高熔点金属的多层结构。通过光刻和蚀刻将栅 极金属层GM处理成预定的图案而同时形成栅极电极20A和20B。 栅极电极20A和20B的每一个都具有一个栅极焊盘部分和两个栅极手指部分 (gate finger section)整体形成的图案。 更具体地讲，栅极电极20A具有栅极焊盘部分21A，设置在PMOS形成区域ION和 NMOS形成区域IOP之间的边界周围。正如图1C所示的希望的示例，栅极焊盘部分21A具 有L-形状的图案，其中在任意单元长度方向上狭长的金属配线交叉部分211和主干部分 (trunk section) 212—体地形成为该L-形状。如图IB和图1C所示的希望示例，栅极电极 20A具有栅极手指部分22A，其从主干部分212的端侧延伸以与P型扩散层IIP交叉。栅极 电极20A具有栅极手指部分23A，其从金属配线交叉部分211的长边的中间延伸以与N型扩 散层IIN交叉。 栅极手指部分22A和23A的宽度限定晶体管的所谓栅极长度。栅极手指部分22A 与P型扩散层IIP交叉的部分的长度限定PMOS晶体管的所谓栅极宽度。栅极手指部分23A 与N型扩散层IIN交叉的部分的长度限定NMOS晶体管的所谓栅极宽度。
类似地，栅极电极20B具有栅极焊盘部分21B，设置在PMOS形成区域ION和NMOS 形成区域10P之间的边界周围。与栅极焊盘部分21A —样，栅极焊盘部分21B希望具有金 属配线交叉部分211和主干部分212 —体地形成的L-形状的图案。 在此情况下，栅极焊盘部分21B设置在栅极焊盘部分21A附近。此时，栅极焊盘部 分21A和21B彼此接近地设置使得栅极焊盘部分21A和21B的L_形状彼此组合，并且栅极 焊盘部分21A和21B总体上包含在矩形区域中。栅极焊盘部分21A和21B的L_形状彼此 组合且栅极焊盘部分21A和21B包含在矩形区域中的这种布置不是必要的。然而，当栅极 焊盘部分具有L-形状时，这种组合布置很大地节省总的布置面积，从这一点来讲是所希望 的。 栅极焊盘部分21B具有通过将栅极焊盘部分21A旋转180度获得的手指图案。
因此，如图1B和图1C所示，栅极电极20B具有栅极手指部分22B，其从栅极焊盘 部分21B中的金属配线交叉部分211的长边中间延伸以与P型扩散层IIP交叉。栅极电极 20B具有栅极手指部分23B，其从主干部分212的端侧延伸以与N型扩散层IIN交叉。
栅极手指部分22B和23B的宽度限定晶体管的所谓栅极长度。栅极手指部分22B 与P型扩散层IIP交叉的部分的长度限定PMOS晶体管的所谓栅极宽度。栅极手指部分23B 与N型扩散层IIN交叉的部分的长度限定NMOS晶体管的所谓栅极宽度。
如图1C所示，栅极焊盘部分21A和21B的每一个都在任意单元长度方向上具有预 定长度L。"任意单元长度方向上的长度"是指该方向上最大部分的尺寸。另外，预定长度L 采用满足预定长度L "等于或大于金属配线层中最小线宽的三倍与最小间隔距离的两倍的总和值"的值。附带地，预定长度L的上限是任意单元长度方向上的单元尺寸。在金属配线 层中的连接是必要的时，满足该要求的内容是清楚的，因此稍后将在ECO单元的配线示例 部分中予以描述。 只要满足该要求，栅极焊盘部分21A和21B的形状是任意的，而不需要为L_形状。
当由标准单元SC形成的所希望的电路中存在逻辑错误(连接错误)时，EC0单元 (EC0填充物)连接为所希望的电路的一部分以恢复逻辑错误。 在某些情况下变得清楚的是，例如，尽管不存在连接错误，但是因为延迟量的估算 不同，所以倾向于发生错误操作(错误逻辑反转)。在此情况下，因为对于错误操作的不敏 感，ECO单元连接为所希望电路的一部分，并且进行延迟调整。
另外，在恢复逻辑错误时，需要同时进行延迟调整。 仅在需要ECO单元的上述情况下，在必要位置处在ECO单元中进行金属配线层的 连接。 下面，将描述ECO单元的(金属配线层的)配线的几个示例。
〈3. ECO单元的配线的第一示例> 图2示出了在实现允许从纸面的左侧和右侧进行输入的反相器时EC0单元的配线 示例。 图2所示EC0单元的布局通过以下方式进行给图IB的接地布局增加提供在图中 未示出的第一层间绝缘膜的第一层中的接触(第一接触1C)和第一层的金属配线层(第 一配线层1M)的布置。 更具体地讲，如图2所示，栅极电极20A和栅极电极20B的栅极手指部分将P型扩 散层11P分成三个部分。 P型扩散层11P的三个扩散层部分的宽中间部分通过第一接触41(1C)连接到由第 一接触41上的第一配线层(1M)形成的电源电压供给线VDD的分支部分。电源电压供给线 VDD的主干线沿着单元边界设置在任意单元长度方向上。 类似地，栅极电极20A和栅极电极20B的其他栅极手指部分将N型扩散层11N分 成三个部分。 N型扩散层11N的三个扩散层部分的宽中间部分通过第一接触42(1C)连接到由第 一接触42上的第一配线层(1M)形成的参考电压供给线VSS的分支部分。参考电压供给线 VSS的主干线沿着与电源电压供给线VDD相对侧的单元边界设置在任意单元长度方向上。
PM0S晶体管形成为具有与P型扩散层IIP交叉的栅极电极20A的栅极手指部分 22A作为栅极。PM0S晶体管的源极区域形成在连接到第一接触41 (1C)的P型扩散层部分 中。与连接到第一接触41(1C)的P型扩散层部分相对侧的P型扩散层部分形成PMOS晶体 管的漏极区域，栅极手指部分22A插设在这些P型扩散层部分之间。
两个第一接触43 (1C)和44 (1C)形成在PM0S晶体管的漏极区域上。
NM0S晶体管形成为具有与N型扩散层11N交叉的栅极电极20A的栅极手指部分 23A作为栅极。NM0S晶体管的源极区域形成在连接到第一接触42(1C)的N型扩散层部分 中。与连接到第一接触42(1C)的N型扩散层部分相对侧的N型扩散层部分形成NMOS晶体 管的漏极区域，栅极手指部分23A插设在这些N型扩散层部分之间。
—个第一接触45(1C)形成在NM0S晶体管的漏极区域上。
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栅极焊盘部分21A提供为具有连接PM0S晶体管和NMOS晶体管的栅极的作用以及 接触(停放)焊盘的作用的栅极部分。 第一接触46 (1C)形成为接近栅极焊盘部分21A的金属配线交叉部分211的一个 端部。第一输入线31(1M)连接到第一接触46(1C)。 第一接触47(1C)形成在接近金属配线交叉部分211的另一个端部的一侧。第二 输入线32 (1M)连接到第一接触47 (1C)。 第一输入线31(1M)和第二输入线32(1M)可以根据设置反相器之前的阶段中沿任 意单元长度方向设置栅极电路的一侧(图2的纸面的左侧和右侧)可选地提供。作为选择， 第二输入线32 (1M)可以用于分支成来自第一输入线31的信号通过图2所示EC0单元(反 相器)然后输出的通道和该信号不通过ECO单元(反相器)的通道。 金属配线交叉部分211形成任意单元长度方向上的长条形状，目的是加宽两个第 一接触46(1C)和47(1C)之间的区域。 作为一种内部连接线的漏极连接线33(1M)设置在两个第一接触46(1C)和47(1C) 之间，以与金属配线交叉部分211垂直。漏极连接线33(1M)的一个端部侧通过第一接触 43(1C)和44(1C)连接到PMOS晶体管的漏极区域。漏极连接线33(1M)的另一个端部侧通 过第一接触45(1C)连接到NM0S晶体管的漏极区域。 尽管因为输出方向不确定而没有在图2中具体示出，但是该输出可以从任意单元 长度方向的任何一个方向(图2的纸面的左方向和右方向)中的漏极连接线33(1M)获取。
对于这样的金属配线交叉部分211，第一配线层(1M)可以垂直于金属配线交叉部 分211的中间部分附近，并且接触可以提供在垂直部分的两侧。为此，金属配线交叉部分 211的最小长度(图1C中的符号"L")的要求是能够形成3倍的配线和2倍的配线间的间 隔的长度，假设接触的宽度与配线层宽度相同。换言之，对金属配线交叉部分211的要求是 满足这样的条件金属配线交叉部分211在任意单元长度方向上的长度"等于或大于金属 配线层中的最小线宽的三倍与最小间隔距离的两倍的总和值"。
[比较示例] 图3A、3B和3C示出了没有应用本发明的EC0单元，与图1B和图2中的EC0单元相 反。图3A示出了尚未连接配线的EC0单元。图3B和图3C示出了配线后的EC0单元。图 3B代表了通过配线实现反相器(INV.)单元的情况。图3C代表通过配线实现NAND单元的 情况。 图3A至3C所示的栅极电极20C和20D具有两个栅极手指部分(22A和23A或22B 和23B)。这两个栅极手指部分分别与P型扩散层IIP和N型扩散层11N交叉。栅极电极 20C和20D具有与图1B和图2中的栅极电极20A和20B相同的栅极手指部分的构造。
栅极电极20C和20D在栅极焊盘部分的形状上与栅极电极20A和20B不同。比较 示例中的栅极电极20C和20D的栅极焊盘部分21C具有矩形形状。该矩形形状具有一尺寸 以简单地起接触停放焊盘(contact landing pad)的作用。图3B所示的反相器(INV.)没有使用右侧的栅极，这一情况本身是非必须的。
在此情况下重要的是，栅极焊盘部分21C是矩形的形状并具有一尺寸，而不没有 由图2中的配线可交叉的任意单元长度方向上的预定长度L。因此，在任意单元长度方向上 固定形成输入(IN)和输出(OUT)的配线层的位置。在图3B的示例中，输入(IN)固定为来自纸面右侧的输入，并且输出(OUT)固定为到纸面左侧的输出。因此，为了输入和输出可以 在图2中任意单元长度方向上的任何一侧，通过牺牲栅极宽度而为配线绕行提供空间或者 利用第二配线层(2M)作为更高的层是必要的。 同样，在提供信号不通过反相器的分支通道的情况下，通过牺牲栅极宽度而为配 线绕行提供空间或者利用第二配线层(2M)作为更高的层是必要的。 在图3C所示的两输入NAND电路中，输出(OUT)可以产生到左右任何一侧的输出。 然而，输出(OUT)的配线是两个输入的障碍，即第一输入(INI)和第二输入(IN2)的障碍。 因此，为了任意地分配第一输入(INI)和第二输入(IN2)到左右的一侧，通过牺牲栅极宽度 而为配线绕行提供空间或者利用第二配线层(2M)作为更高的层是必要的。同样，在提供信 号不通过NAND栅极的分支通道的情况下，通过牺牲栅极宽度而为配线绕行提供空间或者 利用第二配线层(2M)作为更高的层是必要的。 另一方面，图2所示的本实施例能使输入和输出任意地分配到左侧和右侧。另外，
可以提供信号不通过ECO单元的通道。此时，不必提供通过牺牲栅极宽度而用于配线绕行
的空间。此外，不必使用作为更高的层的第二配线层(2M)。 因此，可以提高配线的自由度，而不增加金属配线的层数。 〈4. ECO单元的配线的第二示例> 图7是示出本实施例中配线的第二示例的布局的示意图。图4至6示出了配线的 第二示例的比较示例。 由这些附图中所示的ECO单元实现的电路是配线更加复杂时的示例。为了获得所 希望的特性，图4中的点划线表示的节点之间的连接需要用尽可能短的配线长度建立。
对于比较示例(图4)中表示的这种要解决的问题，图5的比较示例采用更高的第 二层(第二配线层2M)的金属配线层，因此具有相应增加制造成本的缺点。
图6的比较示例具有长连接线30(1M)，用于形成绕行路径而取代第二配线层 (2M)。在此情况下的绕行路径仅能够在共同单元长度方向上大且具有配线余量的块中的标 准单元SC的情况下是可能的。 在图5和图6所示的比较示例相比，如图7应用本发明的配线的第二示例与图6 中的连接线30(1M)相比具有较短的形成绕行路径的连接线31(1M)。这是因为用于连接线 31的接触提供在栅极焊盘部分的金属配线交叉部分211(GM)的端部。结果，可以进行配线 而不造成由于使用第二配线层2M或在共同单元长度方向上的增加等引起的成本增加。
如上述配线的第二示例所示，通过应用本发明的示例，本发明可实施为优化配线 的便利。 〈5.设计程序的流程〉 设计后的电路改变(ECO)的要求发生在自家公司内或客户的样品评估阶段。因为 一旦制造了光掩模以及制造了产品或样品后就引起大量的附加成本，所以采用ECO的设计 系统的优点在于，该设计系统使光掩模后的电路更改相对容易。 因此，采用这样ECO的设计系统通常称为"掩模后ECO(Post MaskECO)"。"掩模后 ECO"对于恢复LSI试制后显示错误的计时估算中的错误或短周转时间(short turnaround time, TAT)的逻辑错误是有效的系统。 图8示出了包括"掩模后ECO"流程的LSI设计的流程。
在LSI设计中，在步骤ST1中进行结构设计。在步骤ST2中进行寄存器转移电平 (RTL)设计。在步骤ST3中，通过来自RTL的合成工具产生网络列表(Netlist) 100。网络 列表是指电子电路中终端之间连接上的信息数据。 在步骤ST4中，网络列表100输入到配置与布线(P&R)工具，并且进行布局设计。
在根据标准单元的块的布局设计中，P&R工具将标准单元从网络列表100和计时 限制设置在优化位置。 图9示出了设置和配线的标准单元SC后的状态。 在图9的阶段上，通过与图1A比较显示，自由空间产生在标准单元SC周围的位 置。自由空间的产生率通常约为10X至30X，尽管取决于LSI的使用等会有差别。
在图8所示的"掩模后ECO"流程中，ECO单元(ECO填充物)设置在不设置标准单 元SC的位置上，如图IA所示。"掩模后ECO"系统提供两种ECO单元，即ECO填充物和ECO逻辑单元(ECO逻辑单
元)。上述配线的第一示例或配线的第二示例中所示的ECO逻辑单元可以通过给ECO填充
物配线而产生。然而，对于较短的TAT，"掩模后ECO"系统以预期的电路形式在预先的程序
库中登记逻辑单元，并且在发生位置上用逻辑单元取代ECO填充物。ECO填充物具有图3A(比较示例)或图1B(本实施例)的布局形式。 已经描述了布局形式，因此在其下面的描述中将予以省略。 返回到图8，在步骤ST5中制造光掩模(Mask)。在步骤ST6中，采用制造的光掩膜 在试制的基础上生产LSI。在步骤ST7中，评估在试制基础上生产的LSI，例如，以确定响 应预定的输入是否获得正确的输出、甚至在输入有意延迟到一定程度时是否获得正确的输 出，以及甚至存在频率变化或电压变化时是否获得正确的输出。 当不存在逻辑错误而有充分的计时余量时，确定在步骤ST8中不存在问题。流程 进行到步骤ST9，开始批量生产。 在步骤ST8中检测到问题时，在步骤ST10中进行网络列表纠正，因此重写配置与 布线所用的网络列表100。 因此，纠正了任何逻辑错误。因延迟量的过大或不足而存在计时偏移时，为了在具
有问题的通道上减少延迟量或增加延迟量，通过ECO单元纠正电路部分。 再一次执行步骤ST4至ST7中的通过配置与布线的布局设计、光掩模制造、LSI试
生产和LSI评估。在步骤ST8中确定问题已解决时，工艺进行到步骤ST9中的批量生产。然
而，当问题解决不充分时，或者当发现另一个问题时，重复步骤ST4至ST8和步骤STIO，直到
问题解决。 在再一次进行布局设计中，通过在已经设置ECO填充物的位置上设置所希望的 ECO逻辑单元，在"掩模后ECO"的流程中进行纠正。 此时，仅通过从第一接触(1C)在上层中进行纠正就可以纠正错误。当电路具有验 证痕迹记录或者客户要求的规范不严格时，例如，在批量生产时，在部分LSI上可以执行优 先评估，而不执行图8所示的试生产。就是说，当希望縮短TAT时，在处理完成到栅极的LSI 批量生产时的晶片组(在一个时期中要处理的晶片的集合)被事先停机。以封装组件作为 评估样品评估晶片的一部分或者评估的芯片。在评估中没有发现问题时，制造和批量生产 相同晶片批量的其它晶片。
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由此，可以縮短TAT。 下面，将详细描述上述ECO单元构造的优点。 第一优点是，甚至在共同单元长度(所谓的单元高度)很小时，也能配线，而不牺
牲晶体管的栅极宽度。 通常，包括在基于标准单元的ASIC和ASSP等中的ECO单元的单元高度(共同单 元长度方向上的单元尺寸)需要与标准单元SC的单元高度的相符。由于近期的半导体已 经被小型化和提高了集成度，已经降低了标准单元SC的高度(共同单元长度方向上的单元 尺寸)。因此，ECO单元的布局设计正在变难。 第二优点是与焊盘布置的良好兼容性，以抑制晶体管特性上的变化。 由于半导体已经被小型化，晶体管水平上的变化已经提高。因此，栅极金属(GM)
的图案形状需要一形状以使给沟道施加的电场均匀。因此，在栅极金属(GM)的图案形状上
具有更大的限制。 具体地讲，当接触提供在标准单元SC的共同单元长度方向上的两个端部的第一 配线层(1M)和栅极金属(GM)之间时，制造时晶体管的性能会变化。因此，接触需要提供在 (标准)单元的中间部分。 根据本实施例具有金属配线交叉部分211的栅极焊盘部分21A和21B在配线与栅
极金属的交叉集中的单元的中间部分上适合于配线和栅极金属的交叉。因此，当由于需要
在共同单元长度方向上的中间部分周围设置栅极焊盘部分，而对栅极金属(GM)的图案形
状存在很大限制时，本发明可以适当地与栅极电极的形状组合地应用。结果，在所采用的
ECO单元中获得极好的晶体管特性，以加入到所希望的电路。 第三优点是，金属配线层可以仅用最少数目的第一配线层(1M)形成。 标准单元SC的布局设计中采用的金属层数在LSI制造成本上具有很大冲击。 尤其重要的是，所希望的LSI为诸如ASIC等的低成本，以具有少量的金属层。 节点改变(所采用配线层的水平转变)发生在标准单元SC的布局设计。 具体地讲，用(GM+1M)或(GM+1M+2M :第二配线层)进行布置设计。在此情况下，
当然，(GM+1M+2M)使用更多的金属配线层，因此增加了 LSI的制造成本。 在标准单元用(GM+1M)设计时，与ECO单元相比布局容易，这是因为栅极的形状可
以自由确定。 另一方面，固定ECO单元的栅极形状。因此，在用(gate+lM)进行布局设计时，栅 极形状需设计为能进行节点改变。 在这方面，本实施例可以通过金属配线交叉部分的形状形成下桥结构 (underbridge structure)，而不是采用第二配线层2M的节点改变。因此，可由对应于所用 小的配线层数而降低成本。附带地，通过应用本发明可以略微增加任意单元长度方向上的 单元尺寸。然而，对于任意单元长度方向上的单元扩大具有余量。另外，在很多情况下任意 单元长度方向上的单元扩大执行到不必要的区域，因此不导致任何缺点。即使单元扩大是 缺点，单元扩大也不干扰布置的规则性，与共同单元长度方向上的单元扩大不同，因此不是 很大的缺点。 附带地，节点改变相当于在标准单元和ECO单元中进行。下桥结构用于任何单元 中。
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通常，在标准单元的情况下，栅极(和杂质扩散层)的平面图案形状可以自由确 定，因此下桥结构可以相对易于制造。 另一方面，在ECO单元的情况下，在首先确定栅极形状后，单元间的连接和单元内 的连接仅需第一接触(1C)和第一配线层(1M)进行。因此，在ECO单元中制作下桥结构比 在标准单元中更加困难。 本发明可以应用于标准单元和ECO单元二者。然而，出于上述原因，当应用于ECO 单元时，本发明具有大的作用。 如上所述，根据本实施例，能够提供这样的半导体集成电路，其可增加配线的自由 度，而不增加金属配线的层数，并且具有不易改变晶体管特性的图案化的电路单元。
〈6.修改示例> 例如，对ECO单元的平面图案形状为图IB所示的L-形状的情况进行了上面的描 述。此时，栅极焊盘部分21A可以是任何形状，只要至少获得如图1C所示必要的长度L。然 而，正如已经描述的，在图IB所示的左.右侧组合两个栅极焊盘部分的L-形状使得整个布 置高效且减少空间。 在布置三个以上的栅极时，两侧的两个栅极之外的栅极的栅极焊盘部分优选对设 置在左右侧之一的另一个栅极焊盘部分保持图1B的关系。在三个栅极的情况下，中间栅极 的栅极焊盘部分形成至少部分具有L-形状的图案，该L-形状能与设置在左右任一侧的另 一个栅极焊盘部分组合。在此情况下的"至少部分具有"是这样的效果具有L-形状的部 分之外的部分不需要存在，而在具有L-形状的部分之外的部分存在时，具有L-形状的部分 之外部分的形状是任意的。 假设图1B中的栅极电极20B的栅极焊盘部分21B是中间的栅极焊盘部分，则中间 的栅极焊盘部分和该中间的栅极焊盘部分左侧的另一个栅极焊盘部分21A的L-形状具有 图1B中的相互关系。反过来假设图1B中的栅极电极20A的栅极焊盘部分21A是中间的 栅极焊盘部分，则中间的栅极焊盘部分和中间的栅极焊盘部分右侧的另一个栅极焊盘部分 21B的L-形状具有图1B中的相互关系。 在上面的描述中，ECO单元中的栅极焊盘部分希望满足栅极焊盘部分的最小长度 L的要求。 然而，该要求可以由标准单元SC满足。因此，它足以使ECO单元和标准单元SC中
的至少一个满足栅极焊盘部分的最小长度L的要求。 接下来，将描述包括阱中阱结构的截面结构的示例。 图IOA是沿着图IB的X-X线剖取的示意性截面图。图IOB是沿着图IB的Y_Y线 剖取的示意性截面图。 图IOA和图IOB所示的半导体集成电路形成在由P型硅等制造的P型半导体基板 (P基板l)中。 N阱ION在P基板1内形成为大且深。因此，N阱ION称为"深N阱"。 如图10B所示，比N阱ION具有小的面积和更浅的结的P阱10P形成在N阱ION内。 图1B所示的N阱ION表示从平面图案中附图中没有示出的元件隔离区域打开的 部分。类似地，图IB所示的P阱IOP表示从平面图案中附图中没有示出的元件隔离区域打
15开的部分。 附带地，可以任意采用这样的阱中阱结构。 本发明包含于2009年1月23日提交到日本专利局的日本优先权专利申请JP 2009-012955中公开的相关主题，其全部内容通过引用结合于此。 本领域的技术人员应当理解的是，在所附权利要求或其等同特征的范围内，根据 设计需要和其他因素，可以进行各种修改、结合、部分结合和替换。
权利要求
一种半导体集成电路，包括多个标准单元，包括具有栅极电极的晶体管，并且彼此组合布置；金属配线层，互连所述多个标准单元，以形成所希望的电路；以及多个储备单元，具有栅极电极，与所述金属配线层不连接，并且设置在所述多个标准单元的周边，其中，所述多个标准单元和所述多个储备单元的每个栅极电极都具有栅极焊盘部分和两个栅极手指部分，所述两个栅极手指部分从所述栅极焊盘部分延伸到在预定的方向上彼此相对的侧，并且所述多个储备单元的所述栅极焊盘部分在垂直于所述预定方向的方向上的长度等于或大于所述金属配线层中最小线宽的三倍与最小间隔距离的两倍的总和值。
2. 根据权利要求l所述的半导体集成电路，其中所述预定方向是使一个单元长度成为预定的统一长度的共同单元长度方向，并且 所述多个储备单元的所述栅极焊盘部分具有金属配线交叉部分，所述金属配线交叉部分在垂直于所述共同单元长度方向的任意单元长度方向上的长度等于或大于所述金属配线层中所述最小线宽的三倍与所述最小间隔距离的两倍的总和值。
3. 根据权利要求2所述的半导体集成电路，其中所述多个储备单元的所述栅极焊盘部 分具有主干部分和所述金属配线交叉部分，并且所述金属配线交叉部分具有从所述主干部 分延伸到所述任意单元长度方向上的至少一侧的L-形状平面图案部分。
4. 根据权利要求3所述的半导体集成电路，其中所述多个储备单元具有包括所述栅极焊盘部分的多个所述栅极电极， 在储备单元内彼此相邻的两个所述栅极焊盘部分的每一个都具有包括所述主干部分和所述金属配线交叉部分的所述L-形状平面图案部分，并且所述两个栅极焊盘部分之一的所述L-形状平面图案部分和另一个栅极焊盘部分的L-形状平面图案部分彼此组合，以包含在矩形区域中，并且设置为彼此邻近。
5. 根据权利要求l所述的半导体集成电路，其中所述多个储备单元具有包括所述栅极焊盘部分的多个所述栅极电极，并且 储备单元内彼此相邻的两个所述栅极焊盘部分的各自的至少一部分彼此组合，以包含 在矩形的区域中，并且设置为彼此邻近。
6. 根据权利要求l所述的半导体集成电路， 其中所述半导体集成电路具有多个电路块，并且至少同一电路块内所述预定方向上的单元长度在所述多个标准单元和所述多个储备 单元之间、所述多个标准单元之间以及所述多个储备单元之间是相同的。
7. 根据权利要求l所述的半导体集成电路，其中所述金属配线层连接到所述多个储备单元中的至少一个预定储备单元，由此所述 预定储备单元形成所述所希望的电路的一部分，并且所述预定储备单元采用所述栅极焊盘部分中长度等于或大于所述总和值的部分作为 下桥线，金属配线层中的第一金属配线与所述下桥线的中间部分交叉，并且在与所述第一 金属配线相同的金属配线层中的第二金属配线和第三金属配线连接到所述下桥线的一个 端部侧和另一个端部侧。
8. —种半导体集成电路，包括多个电路单元，包括晶体管，并且布置为彼此组合；以及 金属配线层，互连所述多个电路单元，以形成所希望的电路，其中所述多个电路单元内的所述晶体管的栅极电极具有栅极焊盘部分和从所述栅极 焊盘部分延伸到在预定的方向上彼此相对的侧的两个栅极手指部分，并且在形成所述所希望的电路的所述多个电路单元的至少一个中的所述栅极焊盘部分在 垂直于所述预定方向的方向上的长度等于或大于所述金属配线层中最小线宽的三倍与最 小间隔距离的两倍的总和值。
全文摘要
本发明提供半导体集成电路，其包括多个标准单元，包括具有栅极电极的晶体管，并且彼此组合布置；金属配线层，互连标准单元以形成所希望的电路；以及多个储备单元，具有栅极电极，与该金属配线层不连接，并且设置在标准单元的周边上，其中标准单元和储备单元的每个栅极电极都具有栅极焊盘部分和两个栅极手指部分，两个栅极手指部分从栅极焊盘部分延伸到在预定的方向上彼此相对的侧，并且储备单元的栅极焊盘部分在垂直于所述预定方向的方向上的长度等于或大于该金属配线层中最小线宽的三倍与最小间隔距离的两倍的总和值。
文档编号H01L21/822GK101794774SQ20101010387
公开日2010年8月4日 申请日期2010年1月25日 优先权日2009年1月23日
发明者岩田周佑 申请人:索尼公司