专利名称：用于形成屏蔽栅极沟槽fet的结构和方法
技术领域：
本发明大致涉及半导体功率场效应晶体管(FET)，并且具体地，涉及含有连接在一 起的屏蔽电极和栅极电极的屏蔽栅极沟槽FET。
背景技术：
屏蔽栅极沟槽FET相对于传统FET的优势在于，屏蔽电极减小了栅极_漏极电容 (Cgd)并提高了晶体管的截止电压。图1是传统的屏蔽栅极沟槽MOSFET的简化截面图。 η-型外延层102延伸至η+衬底100上方。N+源极区108和ρ+重体区域106形成于ρ-型 体区域104，所述体区域依次形成于外延层102。沟槽110延伸至体区域104且终止于漂移 区。沟槽110包括屏蔽电极114，位于栅极电极122下方。栅极电极122通过使用栅极电介 质120而与其邻近的硅区域绝缘，而屏蔽电极114通过使用比栅极电介质120厚的屏蔽电 介质112而与其邻近硅区域绝缘。栅极电极和屏蔽电极通过介电层116而彼此绝缘，该介电层还称作极间电介质或 IED0 IED层116必须具有足够的质量和厚度来支持可能存在于屏蔽电极114和栅极电极 122之间的电势差。此外，屏蔽电极114和IED层116之间的接口处或IED层116中的接口 阱(trap)电荷和介电阱电荷与用于形成IED层的方法主要相关。典型地，有多种处理方法形成IED。然而，确保足够强度和足够可靠的高质量IED 以提供需要的电学特性，导致用于形成屏蔽栅极沟槽FET的工艺十分复杂。因此，需要一种 用于形成屏蔽栅极沟槽FET的结构和方法来去除对高质量IED的需求，从而作为导通阻抗 来维持或提升这种电学特性。
发明内容
根据本发明实施例，场效应晶体管包括延伸进入半导体区域的多个沟槽。每个沟 槽包括栅极电极和屏蔽电极，其间含有极间电介质，其中，栅极电极和屏蔽电极电连接在一 起。在一个实施例中，屏蔽电极位于每个沟槽的下部，并通过使用屏蔽电介质而与半 导体区域绝缘。极间电介质在每个屏蔽电极上方延伸。栅极电极位于极间电介质上方的每 个沟槽上部，并通过使用栅极电介质而与半导体区域绝缘。在另一实施例中，半导体区域包括第一导电型的漂移区、在漂移区上方延伸的第 二导电型的体区域、以及位于邻近沟槽的体区域中的第一导电型的源极区。在另一实施例中，半导体区域进一步包括第一导电型的衬底，其具有在衬底上方 延伸的漂移区，其中，沟槽延伸通过体区域并终止于漂移区中。在另一实施例中，沟槽延伸通过体区域和漂移区，并终止于衬底中。
在另一实施例中，场效应晶体管进一步包括其中形成有沟槽的有源区(active region)以及无源区(non-active region)。屏蔽电极和栅极电极延伸至每个沟槽外且延 伸进入无源区，其中，屏蔽电极和栅极电极通过栅极互联层而电连接在一起。在另一实施例中，屏蔽电极和栅极电极之间的电连接是通过形成于无源区的栅极 滑槽区域中的周期性接触开口而进行的。在又一实施例中，屏蔽电极通过经由每个沟槽中的互联介电层的附加连接而电连 接至栅极电极。在另一实施例中，无源区包括沿覆盖FET的管芯的周围延伸的终止区，屏蔽电极 和栅极电极延伸至每个沟槽外且延伸进入终止区，其中，屏蔽电极和栅极电极由栅极互联 层连接在一起。根据本发明的另一实施例，场效应晶体管以如下方式形成。形成多个延伸进入半 导体区域的沟槽。在每个沟槽的底部形成屏蔽电极。在屏蔽电极上方的每个沟槽上部形成 栅极电极。形成电连接至栅极电极和屏蔽电极的栅极互联层。在一个实施例中，在形成屏蔽电极之前，形成衬于每个沟槽的下部侧壁和底部表 面的屏蔽介电层。在形成栅极电极之前，形成衬于上部沟槽侧壁和屏蔽电极表面的介电层。在另一实施例中，形成屏蔽电极和栅极电极，以使屏蔽电极和栅极电极延伸至沟 槽外且在台面区域上方延伸。在于台面区域上方延伸的栅极电极部分中形成多个接触开 口，以通过接触开口暴露屏蔽电极的表面区域。形成互联层以填充接触开口，从而使屏蔽电 极和栅极电极彼此电连接。在另一实施例中，台面区域位于覆盖FET的管芯的无源区中。在另一实施例中，介电层由硅的氧化物形成。在另一实施例中，在形成栅极电极之前，在于屏蔽电极上方延伸的介电层部分中 形成一个或多个开口，从而一旦在沟槽中形成栅极电极，栅极电极就会通过一个或多个开 口而与屏蔽电极电接触。根据本发明的一个实施例，场效应晶体管包括延伸进入半导体区域的多个沟槽； 位于每一沟槽下部的屏蔽电极，该屏蔽电极通过屏蔽电介质而与半导体区域绝缘；位于每 一沟槽中的屏蔽电极上方的极间电介质；在每一对邻近沟槽之间延伸的体区域；凹陷于极 间电介质上方的每一沟槽上部的栅极电极，该栅极电极通过栅极电介质而与相应的体区域 绝缘；位于邻近沟槽的每一体区域中的源极区，该源极区的导电型与体区域的导电型相反； 使源极区与体区域接触的第一互联层；以及使每一栅极电极与第二互联层彼此绝缘的介电 材料；其中，多个沟槽在场效应晶体管的有源区中延伸，屏蔽电极和栅极电极延伸到每一沟 槽之外并延伸进入该场效应晶体管的无源区，其中屏蔽电极和栅极电极通过第二互联层而 电连接在一起，并且屏蔽电极与栅极电极之间的电连接是通过形成于无源区的栅极滑槽区 中的周期性接触开口而进行的。在另一个实施例中，该场效应晶体管进一步包括衬底；以及漂移区，该漂移区由体 区域和衬底界定，其中多个沟槽终止于漂移区中。在另一个实施例中，该场效应晶体管进一步包括衬底；以及漂移区，该漂移区由 体区域和衬底界定，其中多个沟槽经由漂移区延伸并终止于衬底中。在另一个实施例中，该场效应晶体管中的每一沟槽中的屏蔽电极和栅极电极通过经由每一沟槽中的极间电介质的附加连接而电连接在一起。在另一个实施例中，该场效应晶体管中的第一互联层是源极互联层，并且第二互 联层是栅极互联层。
图1是传统的屏蔽栅极沟槽MOSFET的截面图；图2A-2H是用于形成根据本发明实施例的屏蔽栅极沟槽FET的工艺的多个步骤中 的简化截面图；以及图3是根据本发明实施例的屏蔽栅极沟槽FET中的栅极滑槽部分的等比例图。
具体实施例方式图2A至2H是用于形成根据本发明实施例的屏蔽栅极沟槽(trench)FET的工艺 的多个步骤中的简化截面图。图2A至2H中，左侧截面图示出了能够在有源区(active region)中形成屏蔽栅极沟槽FET结构的顺序步骤，而右侧截面图示出了从有源区到无源 区(从右至左)的过渡区的对应示图。在本披露中，“有源区”表示用于覆盖(house)有源 单元(active cell)的管芯(die)的区域，而“无源区”表示不包括任何有源单元的管芯的 区域。无源区包括沿管芯周围伸展的终止区、和沿管芯周围或中部伸展的或沿管芯周围和 中部伸展的栅极滑槽(gate runner)。在图2A中，使用传统技术，在半导体区202中形成沟槽210，然后，在沟槽侧壁和 底部表面处形成屏蔽电介质212(例如，含有氧化物)并沿邻近沟槽的台面(mesa)区延伸。 图2A至图2H的每个图中的右侧截面图均沿垂直于右侧截面图的维度穿过左侧截面图中沟 槽的中心。因此，右侧截面图示出了在有源区边缘终止的左侧截面图的沟槽。此外，这些截 面图并不按比例确定，且更具体地，左侧和右侧截面图中的相同层或区的物理维度(例如， 厚度)可能看起来不同。例如，在图2A中，屏蔽电介质212在右侧截面图中看起来要比左 侧更薄。如图2A中右侧截面图所示，屏蔽电介质212沿沟槽210的底部表面伸展，而在有 源区的边缘处，从沟槽210向上延伸并延伸到沟槽210外部以及在硅区域202上方延伸。在 一个实施例中，半导体区域202包括在重掺杂的(highly dopecOn-型衬底上方形成的η-型 外延(印itaxial)层(未示出)，而沟槽202延伸进入并终止于外延层中。在另一变化中， 沟槽202穿过外延层延伸并在衬底中终止。在图2B中，沿沟槽210的底部形成屏蔽电极214，且屏蔽电极在管芯的无源区中以 如下方式被制成为易受电控制。运用已知技术，首先形成填充沟槽并在台面区上延伸的导 体材料(例如，含有掺杂或不掺杂的多晶硅)，然后，使该材料深深凹陷进入沟槽210以形成 屏蔽电极214。在凹陷导体材料的过程中，掩模211用于保护在管芯的无源区中延伸的导体材料 的部分。因此，屏蔽电极214在沟槽210中要比在管芯无源区中的台面表面上更厚，如图2B 中右侧截面图所示。此外，以如下方式对掩模211进行应用，在有源区的边缘处，屏蔽电极 延伸至沟槽210的外部以及无源区的台面表面上方。因而，沟槽210中的屏蔽电极214被 制成为可以在管芯的无源区中电连接。
在图2C中，运用已知方法，将屏蔽电介质212在有源区中沿沟槽侧壁以及台面表 面上方完全移除，如右侧截面图中所示。因此，屏蔽电介质在屏蔽电极214的顶部表面下方 凹陷。在一个实施例中，使屏蔽电极214凹陷，以使其顶部表面与屏蔽电介质层212的顶部 表面共面。这就为栅极/内电极介电层的随后形成提供了平坦的表面。在图2D中，运用传统技术形成沿上部沟槽侧壁伸展的栅极介电层216。在一个实 施例中，运用传统的硅的氧化技术来形成栅极电介质216。这种过程还会导致屏蔽电极214 的氧化，因此在栅极电极214上方形成极间介电(inter-electrode dielectric, IED)层。 图右侧截面图所示，介电层216沿有源区和无源区中屏蔽电极214的所有暴露表面延伸。如 下文中的进一步讨论，去除了特别需要用于形成高质量IED的附加处理步骤。在图2E中，以如下方式在沟槽210中形成凹陷的栅极电极222，且栅极电极被制成 为在无源区中可受电控制。运用已知技术，填充沟槽210并在芯片的有源区和无源区中的 台面区上方延伸形成第二导电层(例如，含有掺杂的多晶硅)。然后，使该第二导电层凹陷 进入沟槽210以形成栅极电极222。在凹陷第二导电层的过程中，掩模219用于保护在管芯的无源区中延伸的第二导 电材料的部分。因此，栅极电极222在沟槽210中要比在管芯无源区中的台面表面上更厚， 如图2B中右侧截面图所示。此外，以如下方式对掩模219进行应用，在有源区的边缘处，凹 陷的栅极电极222延伸至沟槽210的外部以及无源区的台面表面上方。因而，沟槽210中 的栅极电极222被制成为可以在管芯的无源区中电连接。应注意，掩模219不在无源区中 的整个屏蔽电极214上方延伸。我们将看到，这会有利于穿过相同接触开口而将栅极电极 和屏蔽电极接触。在图2E中，运用传统的体注入和驱入技术(body implant and drive in techniques)在半导体区域202中形成p-型体区204。然后，运用传统的源极注入技术在 邻近沟槽210的体区域216中形成重掺杂的η-型源极区208。在图2F中，运用已知技术，在本结构上方形成诸如BPSG的介电层224。在图2G 中，介电层224形成图案并蚀刻，以在有源区中形成源极/体接触开口，之后跟随有介电流 (dielectric flow)。如左侧截面图中所示，形成完全在栅极电极222上方以及部分在源极 区208上方延伸的介电顶罩(dome) 225。然后运用传统的注入技术在暴露的半导体区域202 中形成P-型重体(heavy body)区域206。在有源区中形成接触开口的相同掩模/蚀刻处 理被用来在无源区的介电层224中形成接触开口 221，以暴露栅极电极222的表面区域和侧 壁以及屏蔽电极214的表面区域，如右侧截面图中所示。在图2H中，在该结构上方形成互联(interconnect)层(例如，包含金属)，然后形 成图案，以形成源极/体互联226A和栅极互联226B。如左侧截面图中所示，源极/体互联 226A与源极区208和重体区106接触，但通过使用介电顶罩224而与栅极电极222绝缘。 如右侧截面图中所示，栅极金属226B经过接触开口 221与屏蔽电极214和栅极电极222接 触，从而，使两个电极彼此短接。因此，与传统的屏蔽栅极FET(其中，屏蔽电极漂移(例如，是在电学上未偏置的) 或向源极电势偏置(例如，地电势))相反，在图2H中示出的FET实施例中，屏蔽电极连接至 并偏置至于与栅极电极相同的电势。在传统FET中，其中，屏蔽电极漂移或连接至地电势， 特别需要一种高质量的IED来支持屏蔽电极和栅极电极之间的电势差。然而，将屏蔽电极和栅极电极电连接在一起就消除了对高质量IED的需要。虽然向栅极电势偏置，但屏蔽电 极仍用作可以使相同击穿电压的导通阻抗减小的电荷平衡结构。因此，在去除了与形成高 质量IED相关的处理步骤的同时，获取用于相同击穿电压的低导通阻抗。理论上，这种结构 甚至不需要IED，但IED会在栅极介电层形成的过程中自然形成。因此，使用简单的制造工 艺可以形成高性能的晶体管。栅极电极和屏蔽电极之间的电接触可以形成在任何无源区中，诸如有栅极滑槽伸 展的管芯的终端或边缘区域，或管芯的中部，如图3所示。图3是根据本发明实施例的屏蔽 栅极沟槽FET中的栅极滑槽部分的等比例图。上层(例如，栅极互联层326B和介电层324) 被削去以显示下部的结构。如图所示，在有源区341中平行延伸的沟槽310终止于栅极滑 槽区域340的任一侧。栅极滑槽区域340在结构上关于直线3-3对称，其中每一半均在结构上类似于图 2H中示出的栅极滑槽(runner)区域。屏蔽电介质312延伸至该行沟槽310的外部，并延伸 至栅极滑槽区域340的台面表面上。同样，屏蔽电极314、极间电介质316和栅极电极322 均延伸至该行沟槽310的外部，并延伸至栅极滑槽区域340的台面表面上。区域311表示 有源区341中邻近沟槽之间的台面。接触开口 321暴露屏蔽电极314的表面区域，其中栅极互联层326B(例如，包含金 属)与屏蔽电极有电接触。此外，栅极互联层326B与经介电层324暴露的栅极电极322的 表面区域332有电接触。我们期望将栅极阻抗最小化，以将对沟槽中的单个栅极电极进行 偏置的延迟最小化。由于同样的原因，我们期望将对沟槽中的单个屏蔽电极进行偏置的延 迟最小化。因此，可以优化栅极滑槽区域340中的接触开口 321的频率和形状，并将阻抗最 小化，从而将从栅极焊点到每个栅极电极和屏蔽电极的延迟最小化。可以通过对栅极滑槽 区域中以及管芯的终端或边缘区域中的接触点形成栅极电极，来进一步减小偏置屏蔽电极 和栅极电极的延迟。屏蔽和栅极电极可以以根据本发明其他实施例的其他方法进行电连接。例如，在 IED上方形成栅极电极之前，每个沟槽中的IED可以蚀刻在特定位置。在本实施例中，图2H 和3中示出的接触开口不是必需的，而至每个沟槽中的栅极电极的栅极互联接触点也可以 经过IED中的短路而连接至对应的屏蔽电极。根据其他实施例，可以通过IED中的开口以 及通过形成在诸如终端或栅极滑槽区域的无源区域的接触开口来形成栅极和屏蔽电极接 触点。消除了形成高质量IED的需要，我们得到了简化的、更为可控的、用于形成含改进的 漏源导通阻抗RDS。n的屏蔽栅极沟槽MOSFET的过程。本发明的原理可以应用于诸如在专利申请第11/026，276号，题为“功率半导体器 件禾口制造方法(Power Semiconductor Devices and Methods of Manufacture)，，的图 3A、 3B、4A、4C、6-8、9A-9C、11、12、15、16、24以及26A-26C中示出的任意屏蔽栅极FET结构，该专 利的公开通过引证结合在此。尽管上文提供了本发明优选实施例的完整说明，我们仍可以对本发明做选择、修 改、以及等效替换。本领域技术人员应理解，相同的技术可以应用至其他类型的超结结构且 可以广泛用于包含后面的器件的其他种类的器件。例如，当在η-沟道MOSFET的内容中描 述本发明的实施例时，本发明的原理可以仅通过将多种区域的导电型翻转而应用于P-沟 道M0SFET。因此，上述说明不是为了限制本发明的范围，该范围由所附权利要求进行限定。
权利要求
一种场效应晶体管，包括多个沟槽，延伸进入半导体区域；屏蔽电极，位于每一沟槽的下部，所述屏蔽电极通过屏蔽电介质而与所述半导体区域绝缘；极间电介质，位于每一沟槽中的所述屏蔽电极上方；体区域，在每一对邻近沟槽之间延伸；栅极电极，凹陷于所述极间电介质上方的每一沟槽上部，所述栅极电极通过栅极电介质而与相应的体区域绝缘；源极区，位于邻近所述沟槽的每一体区域中，所述源极区的导电型与所述体区域的导电型相反；第一互联层，使所述源极区与所述体区域接触；以及介电材料，使每一栅极电极与第二互联层彼此绝缘；其中，所述多个沟槽在所述场效应晶体管的有源区中延伸，所述屏蔽电极和栅极电极延伸到每一沟槽之外并延伸进入所述场效应晶体管的无源区，其中所述屏蔽电极和栅极电极通过所述第二互联层而电连接在一起，并且所述屏蔽电极与栅极电极之间的所述电连接是通过形成于所述无源区的栅极滑槽区中的周期性接触开口而进行的。
2.根据权利要求1所述的场效应晶体管，进一步包括衬底；以及漂移区，所述漂移区由所述体区域和所述衬底界定，其中所述多个沟槽终止于所述漂 移区中。
3.根据权利要求1所述的场效应晶体管，进一步包括衬底；以及漂移区，所述漂移区由所述体区域和所述衬底界定，其中所述多个沟槽经由所述漂移 区延伸并终止于所述衬底中。
4.根据权利要求1所述的场效应晶体管，其中，每一沟槽中的所述屏蔽电极和所述栅 极电极通过经由每一沟槽中的极间电介质的附加连接而电连接在一起。
5.根据权利要求1所述的场效应晶体管，其中，所述第一互联层是源极互联层，并且所 述第二互联层是栅极互联层。
全文摘要
一种场效应晶体管(FET)包括延伸进入半导体区域的多个沟槽。每个沟槽包括栅极电极和屏蔽电极，其间含有极间电介质，其中，屏蔽电极和栅极电极电连接在一起。
文档编号H01L21/336GK101908562SQ201010225160
公开日2010年12月8日 申请日期2007年5月21日 优先权日2006年6月19日
发明者保尔·托鲁普, 克里斯多佛·博古斯洛·科库, 内森·克拉夫特 申请人:飞兆半导体公司