专利名称：薄化晶片的方法
技术领域：
本发明涉及半导体晶片的处理和工艺，尤其涉及一种薄化晶片的方法。
背景技术：
半导体晶片通常包括“正面”与“背面”，“正面”具有集成电路形成于其上，而“背面”包含一厚度的半导体材料，例如硅。穿硅导孔(TSV)也可形成于所述晶片中。穿硅导孔 (TSV)为填入导电材料，例如铜或钨，接着以阻障层将穿硅导孔封住以避免铜、钨、或其他金属扩散进入基板中。在切割并封装成个别的集成电路芯片之前，一般先将晶片的背面进行薄化移除不想要的半导体材料，以达成较小的封装。上述薄化工艺一般是借由机械研磨法施于晶片的背面，并接着实施化学机械抛光 (CMP)步骤。持续进行化学机械抛光步骤直到硅块材的厚度达到所欲的厚度。一旦达到此所欲的厚度，通常会露出穿硅导孔。然而，此露出的穿硅导孔会扩散铜或金属污染物进入基板中，由此造成形成于此晶片中元件的整体效能发生劣化并导致元件失效。因此，业界急需一种改善的晶片薄化工艺，以避免铜或其他金属污染物从穿硅导孔暴露而扩散至基板。
发明内容
为了解决现有技术的问题，本揭示为有关于一种薄化晶片的方法。于一实施例中， 提供一晶片，其具有多个半导体芯片。此晶片具有第一面和第二面，其中各个芯片包括一组穿硅导孔(TSV)。各穿硅导孔实质上被衬垫层和阻障层封住。提供一晶片承载体贴附于所述晶片的第二面。将晶片的第一面薄化至一预定的厚度，接着形成凹入以部分地显露出衬垫层、阻障层、和自晶片凸出的部分穿硅导孔。将一隔离层沉积于所述晶片的第一面和衬垫层、阻障层、和穿硅导孔的顶部上。接着，沉积一绝缘层于所述隔离层上。接着将绝缘层平坦化，露出所述穿硅导孔的顶部。将介电层沉积于晶片的第一面上。形成一或多个电性接触件于介电层中，供电性连接至一或多个穿硅导孔。本发明的另一方式在于提供一薄化的半导体装置。于一实施例中，所述半导体装置包括一半导体晶片，具有多个半导体芯片，各个芯片具有一组元件结构埋设于其中，各个元件结构具有一平坦、部分露出的顶部。多个阻障层，实质封住所述元件结构的侧边。多个衬垫层形成于所述阻障层的一顶部的侧边。多个隔离层位于任何两个元件结构之间。多个绝缘层，形成于所述隔离层的上方，所述绝缘层与元件结构的顶部齐平。一介电层形成于所述绝缘层与元件结构的顶部的上方。多个重新分布层(RDLs)埋设于介电层之中，所述重新分布层耦接至所述元件结构的平坦化的、露出的顶部。本发明可避免铜或其他金属污染物从穿硅导孔暴露而扩散至基板。为使本发明能更明显易懂，下文特举实施例，并配合所附附图，作详细说明如下
图1显示根据本发明的实施例，晶片承载体借由一粘结层贴附于晶片正面的剖面示意图。图2显示根据本发明的实施例，在完成贴附晶片于晶片承载体后，进行晶背研磨的剖面示意图。图3显示根据本发明的实施例，部分自晶片凸出的衬垫层、阻障层、和穿硅导孔的顶部的剖面示意图。图4显示根据本发明的实施例，将隔离层与绝缘层沉积于晶片上，并且覆盖于阻障层、衬垫层、和穿硅导孔顶部上的剖面示意图。图5显示根据本发明的实施例，被平坦化的晶片的顶部表面及露出穿硅导孔顶部剖面示意图。图6显示根据本发明的实施例，在晶片的平坦化步骤之后，形成一平面的介电层于晶片的薄化面上的剖面示意图。图7显示根据本发明的实施例，形成晶片中的重新分布层(RDL)连接至任何形式的半导体结构的剖面示意图。其中，附图标记说明如下10 集成电路结构；20 晶片；30 晶片的正面；40 晶片的背面；50 半导体芯片；60 穿硅导孔；70 阻障层；71 介电衬垫层；80 晶片承载体；90 粘结层；100 隔离层；110 绝缘层；120 介电层；130 重新分布层(RDL)。
具体实施例方式以下以各实施例详细说明并伴随着
的范例，作为本发明的参考依据。在附图或说明书描述中，相似或相同的部分均使用相同的附图标记。且在附图中，实施例的形状或是厚度可扩大，并以简化或是方便标示。另外，附图中各元件的部分将以分别描述说明，值得注意的是，图中未示出或描述的元件，为本领域普通技术人员所知的形式，另外，特定的实施例仅为揭示本发明使用的特定方式，其并非用以限定本发明。图1-图7显示根据本发明的一实施例在进行晶片薄化工艺中的半导体装置的剖面示意图。图1显示一具有一晶片20的集成电路结构10的剖面示意图，此晶片20具有多个半导体芯片50。晶片20可包括硅块材、掺杂或未掺杂、砷化镓、蓝宝石、玻璃、绝缘层上有硅(SOI)基板、或其他等同类型的材料。晶片20具有一正面30和一相对于正面30的正面40，其中接合垫(未示出)及/或其他内部连接构造(未示出)紧邻于正面30，一或多个元件构造60形成于晶片20中。于一实施例中，所述元件构造60包括穿硅导孔(TSV)，从晶片的正面30朝向背面40延伸。于另一实施例中，所述元件构造60为沟槽。于另一实施例中，所述元件构造60为对准标记。集成电路(未示出)形成于晶片20的正面30，所述集成电路包括有源或无源元件，例如晶体管、电阻、电容、二极管、熔丝、介电层、金属层、及其他等同类型的构件。所述集成电路实现一或多种功能构件，并且这些功能构件包括存储器结构、处理器结构、传感器、放大器、功率分布器、输入/输出电路、其他等同类型的物件。应理解的是，上述范例是用于解释本发明的应用，并非欲以任何形式来限定本发明。也可使用其他电路，以适用于一既定的应用方案中。
根据一实施例，一或多个穿硅导孔(TSV)60形成于晶片20的个别芯片50中。所述穿硅导孔60可借由使用任何已知且可靠的穿硅导孔工艺。图1显示在每个芯片50中形成四个穿硅导孔60。应了解的是，可形成任何数量的穿硅导孔60于晶片20中。另外，应了解的是，可将穿硅导孔60形成具有各种特定深度的图案。于一些实施例中，可形成具有高深宽比的穿硅导孔60。例如，博世(Bosch)蚀刻工艺采用一深反应性离子蚀刻法，其使用两种不同的气体形态于反应器中，可达到高达约50 1的蚀刻比。所述穿硅导孔60可由任何适当的导电材料形成。于一实施例中，所述穿硅导孔60可由以下材料构成，包括高导电低电阻金属、元素金属、过渡金属、或其他等同类型的材料。于一范例中，穿硅导孔60是以铜(Cu)、钨(W)、或其他等同类型的材料填充。一介电衬垫层71可形成于穿硅导孔60的上方。衬垫层71提供了后续沉积的阻障层与各个穿硅导孔60之间的粘结力。于一实施例中，所述衬垫层71包括一氧化物材料并且可借由化学气相沉积法(CVD)或旋转涂布法(SOG)而形成，然而也可替代地使用其他沉积技术。根据一实施例，形成于穿硅导孔60上的衬垫层71可具有大抵介于1000埃至2000 埃之间的厚度范围。然而，应了解的是，所述衬垫层71的厚度将依据穿硅导孔60的尺寸而定，并且也依据各穿硅导孔60与后续沉积的阻障层之间所需粘结力的大小而定。各个穿硅导孔60可实质上借由阻障层70封住，以避免穿硅导孔内的铜或其他金属扩散进入基板中，此结果会导致形成于晶片20中的其他装置的整体效能劣化。于一实施例中，所述阻障层70是形成在衬垫层71上，并且可包括一或多层的钛、氮化钛、钽、氮化钽、 或其他等同类型的材料。所述阻障层70可借由化学气相沉积法(CVD)或物理气相沉积法 (PVD)而形成，然而也可替代地使用其他沉积技术。阻障层70可具有大抵介于50埃至500 埃之间的厚度范围。图1也显示一晶片承载体80，此晶片承载体借由一粘结层90贴附于上述晶片20 的正面30。晶片承载体80的作用为暂时支撑或承载基板，以固定、传送及处理晶片。晶片承载体80可为硅基板、玻璃基板、高分子基板、高分子基复合基板、或厚胶带(thick tape), 并且可借由以下方法贴附于晶片20的正面30，例如粘结物接合(adhesive bonding)、胶带接合(tape bonding)、或树脂接合(resin bonding) 0晶片承载体80较佳为刚性，因为刚性的承载体有助于降低晶片翘曲且避免在处理和工艺中发生晶片破裂。将晶片20贴附于晶片承载体后，可进行晶片20背面研磨。如同图2所示，借由研磨机、化学机械抛光(CMP)、或一些其他适合的移除工艺将晶片20的非芯片面或背面40进行机械性研磨，以降低晶片20的厚度。借由机械性研磨，可将晶片20研磨至大抵介于25 微米至100微米之间的厚度范围，依据实际情况而定。然而，以机械性研磨进一步地降低晶片20的厚度会导致晶片的损伤。因此，为了进一步降低晶片20的厚度，较佳地使用在工艺中较不会损伤基板的方法，例如湿式化学蚀刻法、干式化学蚀刻法、干式抛光、或等离子体蚀刻。
持续在晶片20施行薄化工艺至所欲的厚度，以显露出穿硅导孔60。图3显示部分凸出晶片20的衬垫层71、阻障层70、和穿硅导孔60的顶部。依据芯片封装所使用的目的，可决定晶片20的厚度，于一实施例中，将晶片20薄化至大抵介于25微米至100微米之间的厚度范围。于另一实施例中，将晶片20薄化至大抵介于25微米至50微米之间的厚度范围。根据本发明的一方式，之后将一隔离层100沉积于晶片20之上，并且覆盖于阻障层70、衬垫层71、和穿硅导孔60的顶部之上。所述隔离层100在后续露出穿硅导孔60的工艺步骤中，用以避免穿硅导孔60的铜、钨、或其他金属离子扩散进入晶片20的有源区域。 虽然图4所显示的隔离层100为单一层，隔离层100也可包括多层及/或不同的材料。所述隔离层100可包括氮化硅、氮氧化硅、氧化硅、二氧化硅、氮化钽(TaN)、氮化钛(TiN)、碳化物、旋转涂布玻璃(SOG)、苯环丁烯(BCB)、四乙氧基硅酸盐(TEOS)、聚亚酰胺、高分子材料、 或任何其他有关硅的材料，适用于防止铜或其他金属从穿硅导孔60扩散进入所述基板。所述隔离层100可借由传统的沉积方法形成，例如化学气相沉积法(CVD)、低压化学气相沉积法(LPCVD)、等离子体辅助化学气相沉积法(PECVD)、物理气相沉积法(PVD)、旋转涂布法、 或其他适合的工艺。所述隔离层的尺寸(例如厚度和高度)是依据芯片设计的条件和功能性而决定。于本发明的一实施例中，所述隔离层100具有大抵介于100埃至1000埃之间的厚度范围。于另一些实施例中，所述隔离层100具有大抵介于200埃至500埃之间的厚度范围。再请参阅图4，形成一绝缘层110于隔离层100之上，为了封住并保护隔离层100， 并且在后续的薄化工艺中降低晶片20的应力。所述绝缘层110可包括单一层或多层，并且包括一介电材料，例如氧化物或氮化硅，然而也可替代地使用其他适合的介电材料，例如高介电常数材料或聚亚酰胺。所述绝缘层110可借由传统的沉积方法形成，例如CVD、PECVD、 旋转涂布法，然而也可替代地使用其他适合的沉积工艺。于一实施例中，所述绝缘层110具有大抵介于2000埃至20000埃之间的厚度范围。于另一些实施例中，所述绝缘层110具有大抵介于3000埃至10000埃之间的厚度范围。图5显示晶片20的顶部表面，其已经被平坦化以及露出穿硅导孔60的顶部供进一步地电性连接。于一实施例中，可实施一化学机械抛光(CMP)工艺于晶片20，以平坦化绝缘层110。于另一实施例中，绝缘层110的平坦化步骤可借由先沉积一光致抗蚀剂层(未示出)于其上方，接着使用适合的回蚀刻工艺将此光致抗蚀剂层回蚀刻。此露出的穿硅导孔 60提供电性连接至接触点，例如金属内连线、重新分布层(RDL)、或其他等同类型的构件， 或半导体结构例如晶体管、电容、电阻、或其他等同类型的结构。在晶片20的平坦化步骤之后，接着形成一平面的介电层120于晶片20的薄化面之上，如图6所示。金属线/垫(未示出)及重新分布层(RDL)形成于介电层120中，并且电性连接至穿硅导孔60。大体上，介电层120可包括一或多层并且可由以下材料构成，例如低介电常数材料、氧化硅、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃 (FSG)、聚亚酰胺、氮化物、或其他等同类型的介电材料。于一实施例中，所述一或多层介电层120包括一氧化物，其借由化学气相沉积(CVD)技术，并使用四乙氧基硅酸盐(TEOS)和氧气作为前驱物所形成。也可使用其他的材料和工艺。图7显示重新分布层(RDL) 130连接至穿硅导孔60的对应露出端。重新分布层130可借由适合的工艺形成于介电层120中， 包括光学光刻、蚀刻和双镶嵌技术。大体上，光学光刻技术涉及沉积光致抗蚀剂材料，经过掩模、曝光、及显影步骤，露出介电层欲去除的部分。并将露出的介电层移除。于一双镶嵌工艺中，将介电层露出的部分去除并填入金属，例如铜以形成重新分布层(RDL) 130。应了解的是，于图7所示的实施例中，形成晶片20中的重新分布层(RDL) 130可连接至任何形式的半导体结构(未示出)，例如晶体管、电容、电阻、或其他等同类型的结构，或连接至一中间的接触点，例如金属内连线、金属垫、或其他等同类型的构件。典型地，在完成晶片级测试步骤之后，可将晶片20固定于一切割胶带或晶粒框架上，接着以一般的方式沿切割道切割， 将晶片分隔成多个单独的半导体封装体。
本发明虽以各种实施例揭示如上，然其并非用以限定本发明的范围，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰。本发明的保护范围当视所附的权利要求所界定的范围为准。
权利要求
1.一种薄化晶片的方法，包括提供一晶片，其具有多个半导体芯片，该晶片具有一第一面和相对该第一面的一第二面，其中各个芯片包括一组元件结构，各个元件结构实质上被一衬垫层和一阻障层封住；提供一晶片承载体，其中该晶片承载体贴附于该晶片的第二面；薄化该晶片的第一面至一预定的厚度；凹蚀该晶片的第一面以部分地显露出该衬垫层、该阻障层、和所述元件结构的顶部；沉积一隔离层于该晶片的第一面和该衬垫层、该阻障层、和所述元件结构的顶部之上；沉积一绝缘层于该隔离层之上；平坦化该绝缘层以显露出所述元件结构的顶部用于电性连结；以及沉积一介电层于该已平坦化的该晶片的第一面上。
2.如权利要求1所述的薄化晶片的方法，其中该组元件结构包括一穿硅导孔、一沟槽、 一对准标记、或上述的任意组合。
3.如权利要求1所述的薄化晶片的方法，其中该衬垫层是借由化学气相沉积法或旋转涂布玻璃形成，以及其中该衬垫层还具有大抵介于1000埃至2000埃之间的厚度范围，以及其中该阻障层包括钽、钽/氮化钽、钛、或钛/氮化钛，并且具有大抵介于50埃至500埃之间的厚度范围。
4.如权利要求1所述的薄化晶片的方法，其中该晶片承载体贴附于该晶片的第二面是借由下列方法实施胶粘剂接合、胶粘带、胶带接合、及树脂接合。
5.如权利要求1所述的薄化晶片的方法，其中薄化该晶片的方法包括使用研磨或学机械抛光以机械性地薄化该晶片。
6.如权利要求1所述的薄化晶片的方法，其中形成凹入的步骤包括湿蚀刻、干蚀刻、干式抛光、或等离子体蚀刻。
7.如权利要求1所述的薄化晶片的方法，其中该隔离层具有大抵介于100埃至1000埃之间的厚度范围，并且该隔离层是借由化学气相沉积法、低压化学气相沉积法、等离子体辅助化学气相沉积法、物理气相沉积法、或旋转涂布法形成。
8.如权利要求1所述的薄化晶片的方法，其中该隔离层包括氮化硅、氮氧化硅、氧化硅、氮化钽、氮化钛、碳化物、旋转涂布玻璃、苯环丁烯、聚亚酰胺、四乙氧基硅酸盐、或高分子聚合物。
9.如权利要求1所述的薄化晶片的方法，其中该绝缘层具有大抵介于2000埃至20000 埃之间的厚度范围，并且该绝缘层包括氧化物、高介电常数介电材料、或聚亚酰胺。
10.如权利要求1所述的薄化晶片的方法，还包括形成重新分布层于该介电层中，该重新分布层电性耦接至所述露出的元件结构。
全文摘要
本发明揭示一种薄化晶片的方法。于一实施例中，提供一晶片，其具有多个半导体芯片。此晶片具有第一面和第二面，其中各个芯片包括一组穿硅导孔。各穿硅导孔实质上被衬垫层和阻障层封住。提供晶片承载体贴附于所述晶片的第二面。将晶片的第一面薄化至预定的厚度，接着形成凹入以部分地显露出衬垫层、阻障层和自晶片凸出的部分穿硅导孔。将隔离层沉积于晶片的第一面和衬垫层、阻障层、和穿硅导孔的顶部上。接着，沉积绝缘层于隔离层上。接着将绝缘层平坦化，露出穿硅导孔的顶部。将介电层沉积于晶片的第一面上。形成一或多个电性接触件于介电层中，供电性连接至一或多个穿硅导孔。本发明可避免铜或其他金属污染物从穿硅导孔暴露而扩散至基板。
文档编号H01L21/31GK102157365SQ20101023994
公开日2011年8月17日 申请日期2010年7月26日 优先权日2010年2月12日
发明者余佳霖, 史祝嵩, 吕新贤, 吴文进, 杨固峰, 眭晓林, 许富崎 申请人:台湾积体电路制造股份有限公司