专利名称：双向硅控整流器的制作方法
技术领域：
本发明有关于一种双向硅控整流器(Dual-directional Silicon Controlled Rectifier，DSCR)，尤其是一种具有掺杂区域(doped region)的双向硅控整流器。
背景技术：
随着半导体技术的进步，金属氧化物半导体场效晶体管 (Metal-oxide-semiconductor field-effect transistor, M0SFET)的尺寸亦日渐微小化，其尺寸已降至次微米(submicron meter)、甚至深次微米(de印submicron meter)等级。而随此先进技术而日渐甚薄的栅极氧化层(gate oxide)，在此情况下，极可能在外加稍高电压时，即产生损害。在面临一般环境下的静电电压时，由于静电电压所夹带的电压值可以高达几千甚至几万伏特，因此，在设计集成电路时，设计者必须考虑在静电累积至一定量前，将其放电。在此条件之下，具有低导通电阻、低电容、低功率消耗以及高功率电流导出能力的硅控整流器(Silicon Controlled Rectifier, SCR)即是可用以达成静电防护 (Electromagnetic interference, EMI)的一禾中有效组件。一般而言，双向硅控整流器已成为正负电压的1/0防护电路的市场主流。初期的硅控整流器，有直接制作于硅基板上者，其由于耐压度低，因此应用仅受限于一般的集成电路制程中。现有亦有环型布局的硅控整流器，但其布局面积大、启动速度因结构过大而不如预期，亦不被广泛地使用。是以，为了改善硅控整流器的启动速度，遂有设计者通过改良其内部的金氧半导体结构，来降低其崩溃电压，以调变硅控整流器的触发电压(trigger voltage)的做法。然而，值得注意的是，此种做法虽可快速启动硅控整流器，但同时也使得集成电路的工作电压受限。也就是说，集成电路的工作电压会被限制在金氧半导体结构中P+/N well (或是N+/ P well)间以及击穿效应(Pimchthrough)发生前被限制在崩溃电压以下，而在输入电压高于工作电压时，会有误动作的情况发生，例如EIA/TIA-232-E规范输入电压为正负15伏特的情况下，极容易提早崩溃或击穿，因此，无法适用于此类应用的电路上。因此，如何设计出一种具有良好静电防护之效，并且同时可用以承受高工作电压的硅控整流器，即成为现今发展沿革上重要的研究方向之一。
发明内容
鉴于以上的问题，本发明在于提供一种双向硅控整流器，以解决现有存在的问题。本发明提出一种双向硅控整流器(Dual-directionalSilicon Controlled Rectifier, DSCR)，包括一基板、一埋入层、一第一井、第二井与第三井、一第一半导体区、 第二半导体区、第三半导体区与第四半导体区、以及一掺杂区域(doped region)。其中，基板系为第一导电型态。埋入层位于基板上，且为第二导电型态。第一井与第二井位于埋入层上，且皆为第一导电型态。第三井位于埋入层上，且于第一井与第二井之间，第三井系为第二导电型态。第一半导体区与第二半导体区，皆位于第一井内；第三半导体区与第四半导体区，皆位于第二井内。掺杂区域(doped region)，位于第一半导体区与第三半导体区之间，掺杂区域包括部分的第三井，且掺杂区域系为第二导电型态。根据本发明提出的双向硅控整流器，其中掺杂区域更包括部分的第一井与第二井。根据本发明提出的双向硅控整流器，其中第一导电型态与第二导电型态其中之一为N型，另一为P型。根据本发明提出的双向硅控整流器，其中第一半导体区与第三半导体区系为第一导电型态时，第二半导体区与第四半导体区系为第二导电型态。根据本发明提出的双向硅控整流器，其中第一半导体区与第三半导体区系为第二导电型态时，第二半导体区与第四半导体区系为第一导电型态。是以，根据本发明提出的双向硅控整流器，系藉由第一半导体区与第三半导体区之间的掺杂区域，改变载子浓度或使用标准制程中不同载子浓度的半导体，以调节其接面 (junction)的崩溃电压，令集成电路的工作电压不再被限制于现有击穿效应或低崩溃点之前，大幅增加其应用价值与产业利用性。以上有关于本发明的内容说明，与以下的实施方式用以示范与解释本发明的精神与原理，并且提供本发明的专利保护范围更进一步的解释。有关本发明的特征、实作与功效，现配合附图作较佳实施例详细说明如下。
图IA为根据本发明第一实施例的双向硅控整流器的结构示意图；图IB为根据本发明第二实施例的双向硅控整流器的结构示意图；图IC为根据本发明第三实施例的双向硅控整流器的结构示意图；图ID为根据本发明第四实施例的双向硅控整流器的结构示意图；图2A为根据图IA的双向硅控整流器，其正向工作电压-电流的示意图；图2B为根据图IA的双向硅控整流器，其负向工作电压-电流的示意图；图3A为根据本发明第五实施例的双向硅控整流器的结构示意图；图;3B为根据本发明第六实施例的双向硅控整流器的结构示意图；图3C为根据本发明第七实施例的双向硅控整流器的结构示意图；图3D为根据本发明第八实施例的双向硅控整流器的结构示意图。其中，附图标记10 P型基板IOa N 型基板20 N型埋入层20a P型埋入层31 P 型第一井31a N 型第一井32 P 型第二井32a N 型第二井33 N型第三井
33aP型第三井34N型第四井34aP型第四井41N型第一半导体区41aP型第一半导体区42P型第二半导体区42aN型第二半导体区43N型第三半导体区43aP型第三半导体区44P型第四半导体区44aN型第四半导体区50N型掺杂区域50aP型掺杂区域1000双向硅控整流器IOOOa双向硅控整流器
具体实施例方式以下在实施方式中详细叙述本发明的详细特征以及优点，其内容足以使任何本领域的技术人员了解本发明的技术内容并据以实施，且根据本说明书所公开的内容、专利保护范围及附图，任何本领域的技术人员可轻易地理解本发明相关的目的及优点。图IA为根据本发明第一实施例的双向硅控整流器的结构示意图。双向硅控整流器1000包括一 P型基板10，其上具有一 N型埋入层(N-buried layer，NBL) 20。N型埋入层20上包括有一 P型第一井31、P型第二井32与N型第三井33，其中N型第三井33配置于P型第一井31与P型第二井32之间。根据本发明的实施例，P型第一井31、N型埋入层20与P型基板10之间更具有一 N型第四井34。同样地，N型第四井34亦可配置于P型第二井32、N型埋入层20与P型基板10之间。其中，N型第四井34可以是但不限于未掺杂的磊晶层(印itaxy)、抑或是任何具有N型的导电型区域，例如N型磊晶层或N型井区。P型第一井31内包括一 N型第一半导体区41与一 P型第二半导体区42，其共同连接至一阳极。P型第二井32内包括一 N型第三半导体区43与一 P型第四半导体区44， 其共同连接至一阴极。其中，半导体区连接至阳极与阴极的方式亦可以如图IB所示，其将 N型第一半导体区41与P型第二半导体区42共同连接至阴极，而N型第三半导体区43与 P型第四半导体区44共同连接至阳极。如图IA所示，N型掺杂区域(Doped region) 50配置于N型第一半导体区41与N 型第三半导体区43之间，N型掺杂区域50并且包括部分的P型第一井31、P型第二井32 与N型第三井33。于此，N型掺杂区域50在N型第一半导体区41、N型第三半导体区43、P 型第一井31与P型第二井32之间形成一掺杂浓度(Doped concentration)的N型区域。其中，图IC为根据本发明又一实施例的双向硅控整流器的结构示意图。其中，N型掺杂区域50可以设计为不连续的布植(implant)区域。又图ID为根据本发明另一实施例的双向硅控整流器的结构示意图。如图所示，其中N型掺杂区域50亦可选择性地仅包括部分的N型第三井33，而以上各实施方式皆可以同样用以实现本发明的功效(以下详述)。根据本发明的实施例，由于N型掺杂区域50可用以将原先N型第一半导体区41 与P型第一井31之间的崩溃点有效延伸至P型第一井31与N型掺杂区域50的接面，并且同样地将原先N型第三半导体区43与P型第二井32之间的崩溃点有效延伸至P型第二井 32与N型掺杂区域50的接面，双向硅控整流器1000的耐压藉此有效地被改变(即改变其崩溃电压)。是以，根据本发明第一至第四实施例的双向硅控整流器，在应用于I/O电压高于工作电压时，仍可作为其维持整流与静电防护的有效组件。图2A与图2B分别为根据图IA的双向硅控整流器，其正向工作电压-电流与负向工作电压-电流的示意图，由图2A与图2B中可见，双向硅控整流器1000的崩溃电压已被有效提升至20伏特，因此，即便当应用于EIA/TIA-232-E规范输入电压为正负15伏特的情况下，双向硅控整流器1000仍然适用而不至于误动作，且可维持良好的低信号损失与高静电防护力。本发明的第一至第四实施例(意即图IA至图1D)，其利用P型基板作为双向硅控整流器一实施例的说明。其中，各个组件(包括埋入层、第一井至第三井、以及掺杂区域) 的导电型态皆根据P型基板的导电型态而定。举例而言，双向硅控整流器亦可用N型基板， 作为另一实施例的说明，图3A即为根据本发明第五实施例的双向硅控整流器的结构示意图，其利用N型基板作为其基材。双向硅控整流器1000a包括N型基板10a、P型埋入层20a、N型第一井31a、N型第二井32a、P型第三井33a、P型第四井3 与P型掺杂区域50a，其中N型第一井31a内包括共同连接至阳极的P型第一半导体区41a与N型第二半导体区42a，N型第二井32a内包括共同连接至阴极的P型第三半导体区43a与N型第四半导体区44a。其中，第一半导体区、第二半导体区、第三半导体区与第四半导体区的导电型态并非用以限定本发明的发明范围。以本发明提出的实施例而言，当第一半导体区与第三半导体区因应P型基板而为 N型半导体型时，第二半导体区与第四半导体区即为P型；而当第一半导体区与第三半导体区因应N型基板而为P型半导体型时，第二半导体区与第四半导体区即为N型，当可根据实际的电路应用状况，设计其导电型态。其次，同本发明的第一实施例，双向硅控整流器1000a连接至阳极、阴极的连接方式亦可互换，且P型掺杂区域50a亦可选择性设置为不连续的布植(implant)区域，或者仅包括部分的P型第三井33a，其分别如图;3B、图3C与图3D所示，亦可用以实现本发明的功效。是以，综上所述，本发明的目的在于提供一种双向硅控整流器，以有效防止静电对半导体组件可能造成的损伤，并维持其高静电防护能力。本发明的另一目的，在于提供一种具有掺杂区域(Doped region)的双向硅控整流器，以通过控制掺杂区域的载子浓度或使用标准制程中不同载子浓度的半导体，以有效调变集成电路的崩溃电压，在I/O电压远高于工作电压时，亦不会有误动作的问题发生，藉此有效解决现有硅控整流器触发电压受限的问题。
权利要求
1.一种双向硅控整流器，其特征在于，包括 一基板，为一第一导电型态；一埋入层，位于该基板上，且为一第二导电型态；一第一井与一第二井，位于该埋入层上，且皆为该第一导电型态；一第三井，位于该埋入层上，且于该第一井与该第二井之间，该第三井为该第二导电型态；一第一半导体区与一第二半导体区，位于该第一井内； 一第三半导体区与一第四半导体区，位于该第二井内；以及一掺杂区域，位于该第一半导体区与该第三半导体区之间，该掺杂区域包括部分的该第三井，且该掺杂区域为该第二导电型态。
2.如权利要求1所述的双向硅控整流器，其特征在于，该掺杂区域还包括部分的该第一井与该第二井。
3.如权利要求1所述的双向硅控整流器，其特征在于，该第一导电型态为N型或P型其中之一，该第二导电型态为N型或P型其中之另一。
4.如权利要求1所述的双向硅控整流器，其特征在于，该第一半导体区与该第二半导体区连接至一阳极，该第三半导体区与该第四半导体区连接至一阴极。
5.如权利要求1所述的双向硅控整流器，其特征在于，该第一半导体区与该第二半导体区连接至一阴极，该第三半导体区与该第四半导体区连接至一阳极。
6.如权利要求1所述的双向硅控整流器，其特征在于，还包括至少一第四井，连接于该第一井、该埋入层与该基板之间，该第四井为该第二导电型态。
7.如权利要求6所述的双向硅控整流器，其特征在于，该第四井为一磊晶层。
8.如权利要求1所述的双向硅控整流器，其特征在于，还包括至少一第四井，连接于该第二井、该埋入层与该基板之间，该第四井为该第二导电型态。
9.如权利要求8所述的双向硅控整流器，其特征在于，该第四井为一磊晶层。
10.如权利要求1所述的双向硅控整流器，其特征在于，该第一半导体区与该第三半导体区为该第一导电型态或该第二导电型态其中之一，该第二半导体区与该第四半导体区为该第一导电型态或该第二导电型态其中之另一。
全文摘要
本发明公开了一种双向硅控整流器，包括第一导电型态的基板，位于基板上且呈第二导电型态的埋入层、位于埋入层上且呈第一导电型态的第一井与第二井、位于第一井与第二井之间且呈第二导电型态的第三井，与位于第一半导体区与第三半导体区之间且呈第二导电型态的掺杂区域。掺杂区域包括部分的第三井。此种双向硅控整流器藉由改变半导体载子浓度或使用标准制程中不同载子浓度的半导体，调节其接面的崩溃电压，可解决集成电路的I/O电压远高于工作电压时，不会有误动作的问题发生，并达成面积小与高静电防护之效，藉此解决现有硅控整流器触发电压受限的问题。
文档编号H01L29/06GK102468344SQ20101053215
公开日2012年5月23日 申请日期2010年10月29日 优先权日2010年10月29日
发明者王云强 申请人:精拓科技股份有限公司