电子设备和系统及其生产和使用方法

专利名称：电子设备和系统及其生产和使用方法
电子设备和系统及其生产和使用方法关联串请本申请要求享有申请日为2009年9月30日的美国临时申请No. 61/247，300的优先权，在此通过弓I用将其公开内容包含在本说明书中。本申请要求享有申请日为2009年11月17日的美国临时申请No. 61/262，122的优先权，在此通过引用将其公开内容包含在本说明书中。本申请要求享有申请日为2010年2月18日的美国临时申请No. 12/708,497的优先权，在此通过引用将其公开内容包含在本说明书中。
背景技术：
电子设备已成为日常生活的重要部分，这是前所未有的。诸如个人计算机和移动电话之类的系统已经从根本上改变我们如何工作、如何游戏及如何交际。过去每年，都会引入诸如数字音乐播放器、电子书阅读器和写字板之类的新设备，并且改善原有的家庭产品。这些新设备展现出了不断增长的创新，其继续改变着我们的生活。 迄今为止，电子系统对世界经济和现代文化不断上升的重要性在很大程度上已经通过半导体产业所遵守的摩尔定律(Moore’s Law)来实现。摩尔定律以戈登 摩尔(GordonMoore)的名字命名，其中戈登·摩尔是英特尔公司的创始人之一，他首先注意到了这种现象，摩尔定律规定集成电路(或芯片)上相同面积内能够被廉价生产的晶体管数目随时间而稳步增加。一些业内专家量化了该定律，例如声明相同面积内的晶体管数目大致每隔两年增长一倍。在不增加其功能或不减少摩尔定律所规定的相关成本和尺寸的情况下，今天所广泛使用的许多电子系统将会是不切实际的或负担不起的。长期以来，半导体产业已经通过使用体效应CMOS (bulk CMOS)技术生产芯片电路来成功地印证了摩尔定律。经证明，体效应CMOS技术尤其是“可扩展的”，这意味着，在优化和重复使用现有制造工艺和设备的同时，可以使体效应CMOS晶体管越来越小型化，以维持可接受的生产成本。从历史观点上来看，当体效应CMOS晶体管的尺寸缩小时，其功耗也会降低，这有助于该产业在符合摩尔定律的同时，低成本地提供增加的晶体管密度。因此，半导体产业能够利用体效应CMOS晶体管的尺寸来调整(scale)其功耗，这降低了晶体管和系统的运行成本。但是，近年来，在缩小体效应CMOS晶体管尺寸的同时降低其功耗已经变得越来越困难。晶体管的功耗直接影响着芯片的功耗，进而影响着系统的运行成本，并且在一些情况下，它还影响着系统的使用。例如，如果在每个晶体管的功耗保持不变或增加的同时使相同芯片面积中的晶体管数目翻倍，则芯片的功耗将会增加一倍以上。这在很大程度上由对冷却所获得的芯片的需要所致，其中冷却所获得的芯片也需要能量。结果，对终端用户而言，将会耗费一倍以上的能量成本来运行芯片。这些增加的功耗也能够例如通过减少移动设备的电池寿命来显著降低消费类电子产品的有效性。它也可能具有其它效果，如增加热量的产生和对散热的需求，这也有可能减低系统的可靠性，并且不利于环境保护。在半导体工程师之间出现了这样一个普遍概念，即体效应CMOS功耗的持续降低是行不通的，这在很大程度上是因为他们认为晶体管的工作电压Vdd不会再随晶体管尺寸的减小而降低。CMOS晶体管或者开启，或者关闭。CMOS晶体管的状态由施加到晶体管栅极的电压相对于晶体管的阈值电压Vt的数值来决定。当晶体管开启时，它消耗动态功率，其可通过下列等式来表示Pdynamic =CVD2Df O其中Vdd是施加到晶体管的工作电压，C是晶体管开启时的负载电容，并且f是晶体管运行时的频率。当晶体管关闭时，它消耗静态功率，其可通过等式Pstati。= IwfVdd来表示，其中Iotp是晶体管关闭时的漏电流。从历史观点上来看，该产业已经主要通过降低工作电压Vdd来降低晶体管的功耗，这便降低了动态功率和静态功率。降低工作电压Vdd的能力在很大程度上取决于精确设定阈值电压Vt的能力，但是当晶体管维度缩小时，其会因各种因素，例如包括随机掺杂剂波动(Random DopantFluctuation, RDF)而变得日益困难。对使用体效应CMOS工艺所生成的晶体管而言，设定阈值电压Vt的主要参数是通道中掺杂剂的数量。影响Vt的其它因素为光环植入(haloimplantation)、源极和漏极延伸和其它因素。理论上，这能够被精确地进行，使得相同芯片上的相同晶体管具有相同的Vt，但是实际上，阈值电压可能会发生显著的变化。这意味着，这些晶体管将不会响应于相同的栅极电压而同时全部开启，并且一些晶体管可能永远不会开启。对具有IOOnm或更小通道长度的晶体管而言，RDF是Vt发生变化的主要决定因素，通常被称作西格玛Vt或oVT，并且由RDF所引起的oVT大小只随通道长度的减小而增大。如图I所示，其中图I以英特尔公司所提供的信息，估计试验数据和Kiyoo Itoh, HitachiLtd.在2009年的IEEE国际固态电路会议上的主题演讲为基础，半导体工程师之间的传统观点已将纳米级体效应CMOS中不断增大的σ Vt设定为I. 0V，作为工作电压Vdd不断上升的实际下限。Vdd被示为向下倾斜的函数，其产业目的是减小到目标(TARGET)区域。但是，σ Vt的曲线随设备特征尺寸的减小而增大,其中RDF实际上会使Vniin增大。动态功率和静
态功率的功率函数为=Power = CVD2Df+IVDD。因此，总功率增加。由于这些及其它原因，半导体产业中的工程师普遍认为，事实上，尽管存在许多公知技术可降低短通道设备中的σ Vt，但是在未来的流程节点中必须放弃体效应CMOS。例如，·降低体效应CMOS中的σ Vt的一个传统方法包含激励(acting)，以提供非均匀性掺杂分布，其中当该非均匀性掺杂分布垂直向下(远离栅极朝向基底)延伸时，其会使通道中的掺杂剂浓度增加。尽管这种类型的逆行掺杂分布降低了对掺杂变化的敏感度，但是它却增加了对短通道效应的敏感度，其中短通道效应不利于设备的运行。由于短通道效应，这些掺杂参数对纳米级设备而言通常是不可扩展的，这使得这种方法通常不适用于纳米级、短通道晶体管。由于该技术趋向于形成在45nm或者甚至22nm流程节点处的短通道设备，所以认为逆行方法在这些设备中的好处受到了限制。着眼于克服这些技术障碍的半导体工程师也曾试图使用超陡逆行阱(SuperSteep Retrograde Well, SSRff)来解决与缩小纳米级区域相关联的性能问题。与用于纳米级设备的逆行掺杂一样，SSRff技术使用了专门的掺杂分布来在轻度掺杂通道下方形成重度掺杂层。SSRW分布与逆行掺杂的不同之处在于其具有急剧增加的掺杂剂水平，以尽可能低地降低通道掺杂水平。这样陡的掺杂剂分布能够导致短通道效应的降低，通道区域中迁移率的增加和寄生电容的减少。但是，当这些设备用于高容量、纳米级集成电路时，便很难实现这些结构。特别对于诸如NMOS晶体管之类的ρ阱设备而言，这种难度在很大程度上由逆行阱和SSRW掺杂剂种类向外扩散到通道中所致。同样，SSRW的使用不会消除随机掺杂剂密度波动的问题，其会使σ Vt增加到不可接受的水平。除了解决现有体效应CMOS实施方案的缺点的这些及其它尝试外，该产业着重集中于在通道中没有掺杂剂的CMOS晶体管结构。这些晶体管结构例如包括完全耗尽绝缘体上硅(SOI)以及各种FINFET或欧米茄栅极设备。SOI设备通常具有界定在薄顶硅层上的晶体管，其中该薄顶硅层通过被称作埋氧化物(Buried Oxide,BOX)层的玻璃或二氧化硅薄绝缘层与硅基底分离。FINFET设备使用多个栅极来控制硅通道中的电场。这样可以通过减少硅通道中的掺杂剂来降低σ VT。这便使植入在通道中的掺杂剂原子的数目和位置的原子级变化变得无关紧要。但是，这两种类型的设备都要求晶片及其相关处理比体效应CMOS中所使用的晶片及其相关处理更复杂、更昂贵。鉴于与过渡到新技术相关联的成本和风险很高，所以半导体和电子系统的制造商一直在寻求一种推广使用体效应CMOS的方法。迄今为止，这些努力经证明是不成功的。体 效应CMOS功耗的持续降低已经逐渐成了半导体产业中不可逾越的问题。


图I示出了用于调节设备的功率极限和σ Vt极限的趋向的示例。图2Α示出了根据一个实施例的具有深度耗尽通道(DDC)的场效应晶体管的视图。图2Β示出了根据一个实施例的具有深度耗尽区域的通道的视图。图2C示出了根据一个实施例的具有不同掺杂浓度的三个区域的通道的另一示例。图2D示出了根据一个实施例的具有深度耗尽区域的通道的另一示例。图3示出了根据一个实施例的掺杂剂浓度相对于通道深度的图表。图4示出了根据一个实施例的掺杂剂浓度相对于设备深度发生变化的图表。图5示出了根据一个实施例的各种设备的不同阈值电压相对于电源电压的静态统计的示例。图6示出了根据一个实施例的改进后的σ Vt的示例。图7Α示出了根据传统工艺和结构所生产的体效应CMOS晶体管的示例。图7B示出了根据实施例的DDC晶体管，与图7A的传统体效应CMOS设备相比，其具有明显很深的耗尽区域。图8A示出了与图7A中所示的传统体效应CMOS结构相对应的FET的示例。图8B示出了与图7B中所示的新型深讲相对应的FET的示例。图9示出了用于NMOS设备的通用迁移率曲线的示例。图10示出了 DDC结构的阈值电压与体偏压之间的比较对均匀通道的阈值电压与体偏压之间的比较的示例。图11示出了 DDC结构的σ Vt与体偏压之间的比较对均匀通道的σ Vt与体偏压之间的比较的示例。图12示出了新型DDC结构和分布与具有SSRW的传统体效应CMOS的分布之间的比较示例。
图13示出了传统CMOS设备与根据本文所述实施例所构造的结构的比较示例。图14A-I示出了用于制造具有呈DDC掺杂分布的通道的设备的处理流程的示例。图15示出了具有高度掺杂屏蔽区域和向本体施加体偏压的机构的多模式设备的示例。图16不出了 η通道DDC设备与传统η通道设备之间的阈值电压Vt对体偏压Vbs的比较示例。图17Α示出了设备间的阈值电压变化如何使传统设备中的延迟时间发生广泛传播的示例。图17Β示出了用于根据实施例的DDC设备的改进后的延迟时间特性的示例。
图18示出了为根据实施例的设备所设定的静态Vt数值的图表。图19示出了根据一个实施例的具有单独本体的多组晶体管的示例。图20示出了根据一个实施例的η通道4端子晶体管布局的示例。图21示出了根据一个实施例的具有浅P阱(SPW)的η通道4端子晶体管的示例。图22示出了根据一个实施例的具有本体存取晶体管的动态多模式晶体管的示例。图23示出了根据一个实施例的具有部分沟槽隔离(PTI)的动态多模式晶体管的
另一不例。图24示出了根据一个实施例的具有PTI的4端子晶体管的示例。图25示出了根据一个实施例的具有局域互连的3端子晶体管的示例。图26示出了根据一个实施例的具有使本体连接到栅极的PGC的3端子晶体管的
另一不例。图27示出了根据一个实施例的在栅极延伸区下方延伸的有源区域中进行本体接触的3端子晶体管的示例。图28示出了根据一个实施例的具有本体触头的3端子晶体管的另一示例。图29示出了根据一个实施例的可编程的4/3端子晶体管的示例。图30示出了根据一个实施例的能够利用4端子晶体管进行动态模式切换的电路的示例。图31示出了根据一个实施例的使用了 4端子晶体管的动态模式的切换电路的示例。图32Α示出了根据一个实施例的能够进行动态模式切换的电路的示例。图32Β示出了用于图32Α中的电路块的截面图的示例。图33Α示出了根据一个实施例的能够进行动态模式切换的电路的示例。图33Β示出了用于图33Α中的电路块的截面图的示例。图34Α示出了被构造为具有不同常用构件的电路的示例。图34Β示出了根据一个实施例的使用了本体存取多晶硅的一组晶体管的示例。图34C示出了根据一个实施例的使用了本体存取晶体管的一组晶体管的示例。图34D示出了根据一个实施例的使用了具有单独接头(tap)的本体存取晶体管的一组晶体管的示例。图34E示出了与图34D相对应的截面图的示例。
图35示出了根据一个实施例的使用了传统设备和新设备的组合体的多模式切换电路的示例。图36不出了基于传统方法的另一多模式切换电路的不例。图37示出了根据一个实施例的基于部分耗尽(I3D)SOI技术的多模式切换电路的示例。图38示出了根据一个实施例的6T SRAM单元的示例。图39示出了用于图38的6T SRAM的布局示例的示例。
图40A示出了图39的布局的截面图的示例。图40B示出了与图39相对应的6T SRAM单元的透视图的示例。图41A示出了与图39相对应的阱的俯视图的示例。图41B示出了根据一个实施例的堆叠在一起形成2X2阵列的6T SRAM单元的示例。图42示出了与本文所述实施例结合使用的接头单元的布局示例。图43示出了与图42相对应的截面图的示例。图44示出了图42的接头单元的俯视图的示例。图45示出了根据一个实施例的形成2X 2SRAM阵列的示例。图46示出了根据一个实施例的使用了用于SPW隔离的接头单元的4X 4SRAM阵列的示例.图47不出了根据一个实施例的用于每行Vss的6T SRAM电路的不例。图48示出了与图47相对应的SRAM单元的布局的示例。图49A示出了与图48相对应的SRAM单元的SPW和SNW的布局的示例。图49B示出了根据一个实施例的每行具有Vss的2X 2SRAM阵列。图49C示出了根据一个实施例的每行具有Vss的4X4SRAM阵列。图50示出了与图47相对应的SRAM单元的布局的另一示例。图51A示出了与图50相对应的SRAM单元的SPW和SNW的布局的示例。图51B示出了根据一个实施例的每行具有Vss的2X 2SRAM阵列的示例。图51C示出了根据一个实施例的每行具有Vss的4X4SRAM阵列。图52至图54示出了本文所述DDC设备和实施例的系统应用。
具体实施例方式提供了一系列新型结构和方法，以降低多种电子设备和系统中的功耗。这些结构和方法中的一些可主要通过重复使用现有的体效应CMOS艺流程和制造技术来实施，以避免半导体产业及更广泛的电子产业高成本且高风险地切换到替代技术。如上所述，一些结构和方法涉及深度耗尽通道(DDC)设计。该DDC能够使CMOS设备具有比传统体效应CMOS更小的σ Vt，并且能够更精确地设定在通道区域中具有掺杂剂的FET的阈值电压VT。该DDC设计也可具有比传统体效应CMOS晶体管更强的体效应，这使得能够显著地、动态地控制DDC晶体管中的功耗。现有许多构造DDC的方法，以实现不同的益处，并且可单独使用本文所陈述的附加结构和方法或连同DDC —起来实现附加的益处。也提供了用于在芯片上集成晶体管的有利方法和结构，例如包括能够利用DDC来提供改善的芯片功耗的实施方案。另外，一些实施例中的晶体管和集成电路能够使能其它各种益处，包括较低的散热、改善的可靠性、小型化和/或更有利的制造效益。现有各种方法来静态地且动态地突出该新型晶体管结构的一些或全部优点。即使在不具备本文所述的新型晶体管的情况下，集成电路级的许多发展也颇具优势。许多方法和结构可用于除体效应CMOS晶体管以外的各种设备，例如包括在通道和/或本体中具有掺杂剂的各种晶体管。也提供了用于在诸如电子产品之类的系统中包含和使用本文所述的创新点的方法和结构，以在一些实施方案中提供益处，包括改善的系统级功耗、改善的系统性能、改善的系统成本、改善的系统可制造性和/或改善的系统可靠性。如将要展示的，该创新点可被有利地用于大批电子系统中，其中在一些实施例中，该电子系统包括诸如个人计算机、移动电话、电视、数字音乐播放器、机顶盒、笔记本电脑和掌上计算设备、电子书阅读器、数码相机、GPS系统、平板显示器、便携式数据存储设备和平板电脑之类的消费设备和其它各种电子设备。在这些实施方案的一些中，晶体管和集成电路能够极大地增强整个电子系统的操作性，并因此增强其商业适应性。在一些实施例中，包含本文所述创新点的新型晶体管、集 成电路和系统也可以使能比替代方法更有利于环境保护的实施方案。
在一个实施例中，提供了一种比传统短通道设备更能够精确控制阈值电压的新型场效应晶体管(FET)结构。它也可以具备改善的迁移率和其它重要的晶体管特性。制造该FET的结构和方法可使得FET晶体管具有比传统设备更低的工作电压。另外，或者此外，它们能够在工作过程中动态地控制这样一个设备的阈值电压。在一些实施方案中，FET能够为设计者提供设计集成电路的能力，其中该集成电路具有在电路工作期间能够进行动态调节的FET设备。在一些实施例中，集成电路中的FET结构能够被设计为具有名义上相同的结构，并且另外或此外，能够被控制、调制或编程以在不同的工作电压下响应于不同的偏置电压而工作。这些结构能够使得电路以安全有效的方式静态地指定工作模式和/或动态地改变工作模式。另外，在一些实施方案中，这些结构可被构造为在电路内进行后期加工，以用于不同的应用场合。这些及其它益处提供了对数字电路的改进，其满足设计者、制造商和消费者的许多需求。这些益处可提供由使能集成电路的连续及进一步改进的新型结构组成的系统，以及具备改善的性能的设备和系统。在一些实施方案中，体效应CMOS可持续额外的周期以与摩尔定律保持同步，并且基于体效应CMOS的电路和系统中的其它创新点可以先进的性能比率继续改进。本文的实施例和示例将参考晶体管、集成电路、电子系统及其有关方法来描述，并且将向电子产品的终端用户强调新型结构和方法在各级制造工艺和商业链中所提供的特征和益处。将包含在这些示例中的概念应用到制造集成电路和电子系统的结构和方法将会是非常广泛的。因此，应理解，本发明的实质和范围并不限于这些实施例和示例，而仅由本文和有关共同转让的申请中所附的权利要求书来限制。栅极长度小于90纳米的纳米级场效应晶体管(FET)结构设有比传统纳米级FET设备更精确受控的阈值电压。额外的益处包括因RDF而改善的载流子迁移率和降低的阈值电压方差。一个实施例包括纳米级FET结构，该纳米级结构具有延伸到栅极下方深度处的耗尽区段或区域，其中该深度被设定为大于栅极长度的一半。该FET结构具有至少两个具有不同掺杂浓度的区域，以帮助界定该栅极下方的耗尽区段或区域中的DDC。在一个示例中，靠近栅极的第一区域具有比第二区域更低的掺杂浓度，其中第二区域与第一区域分开，且位于栅极下方一段距离处。这便提供了与第二掺杂屏蔽区域配对的第一低掺杂通道区域(通常为未充分掺杂的外延生长通道层)，其中第二掺杂屏蔽区域能够在将阈值电压或更大的电压施加到栅极时通过终止从该栅极发出的电场来界定DDC。此外，深度耗尽区域可被称作DDC或深度耗尽区段，并且其空间范围和特性将随晶体管结构和电气工作条件发生变化。这些结构和区域的精确几何形状和位置存在多种变化，下面将对其中一些进行详细的描述。制造DDC结构的这些结构和方法允许FET晶体管具有比传统纳米级设备更低的工作电压和更低的阈值电压。此外，它们能够在工作过程中动态地控制这样一个设备的阈值电压。最终，制造DDC结构的这些结构和方法提供了设计集成电路的能力，其中该设计集成电路具有在电路工作期间能够进行动态调节的FET设备。因此，集成电路中的晶体管能够被设计为具有名义上相同的结构，并且能够被控制、调制或编程以在不同的工作电压下响应于不同的偏置电压而工作，或者在不同的操作模式下响应于不同的偏置电压和工作电压而工作。另外，这些结构可被构造为在电路内部进行后期加工，以用于不同的应用场合。本文的某些实施例和示例将参考晶体管来描述，并且将强调新型结构和方法提供了晶体管的特征及益处。但是，将包含在这些示例中的概念应用到制造集成电路的结构和方法将是非常广泛的，并不限于晶体管和体效应CMOS。因此，应理解，在本领域中，本发明的实质和范围并不限于这些实施例和示例以及由本文和有关共同转让的申请中所附的权利要求书，而可以有利地应用在其它数字电路情形中。在下面的描述中，许多具体细节仅以可实施本发明的一些优选方法给出。显而易见，可在不具备这些具体细节的情况下来实施本发明。在其它情况下，公知的电路、构件、算 法和处理并未被详细示出，或者以概要或框图的形式被阐明，以不使本发明的非必要细节变得模糊。另外，在大多数情况下，与材料、工具作业、处理定时、电路布局和模具设计有关的细节被忽略了，这是因为这样的细节对透彻理解本发明是非必要的，它们被认为是在相关领域技术人员的理解范围之内。某些术语贯穿于下面的描述和权利要求书，以对特定的系统构件进行命名。类似地，应理解，可以不同的名称来对构件进行命名，并且本文的描述并不意在对名称不同的构件进行区分，而意在对功能不同的构件进行区分。在下面的讨论及权利要求书中，术语“包括”和“包含”以开放形式使用，因此应理解为例如“包括，但不限于”。本文将描述上述方法和结构的各种实施例及示例。应注意，详细的描述仅是示例性的，并不意在进行各种形式的限制。本领域技术人员应容易理解，其它实施例也具有本发明的益处。将具体参考附图中所阐明的实施例。相同的符号将贯穿于附图和下面的详细描述，以标示相同或相似的部件。为了清楚起见，并不是本文所描述的实施方案和实施例的全部传统特征均被示出和描述。当然，应理解，在研制本发明的任何实际实施方案和实施例的过程中，为了实现研发者的特定目标，通常将给出许多特定的实施方案决策。此外，应理解，这样的研制计划可能是很复杂的，并且是需要耗时的，但对本领域技术人员而言，它是具有本发明益处的工程领域的日常作业。同样，被植入或以其他方式出现在基底或半导体的晶体层中以修正半导体物理和电学特性的原子浓度将依据物理性或功能性区域或层来描述。本领域技术人员应将其理解为具有特定浓度均值的材料的三维集合。或者，可将它们理解为具有不同浓度或浓度在空间上发生改变的子区域或子层。基于这些性能的区域的描述并不意在限制其形状、精确位置或取向。它们也不意在将这些区域或层限制为任何特定类型或数目的处理步骤、任何特定类型或数目的层(例如，复合层或单层)、半导体沉积、蚀刻技术或所利用的生长技术。这些处理可包括外延形成的区域或原子层沉积、掺杂剂植入方法或特定的纵向或横向掺杂剂分布，包括线性、单调递增性、衰退性或者其它适合的、在空间上发生变化的掺杂剂浓度。本文所包括的实施例和示例可示出所使用的具体处理技术或材料，如图14-1所描述并阐明的外延及其它处理。这些示例仅意在示意性示例，并且不应将其理解为限制。掺杂剂分布可具有一个或多个具有不同掺杂剂浓度的区域或层，并且不管如何处理，可以或者不可以使用不同的定性或定量掺杂剂浓度判定方法，经由包括红外光谱法、卢瑟福被散射法(Rutherford Back Scattering, RBS)、二次离子质谱法(Secondary Ion MassSpectroscopy, SIMS)或其它掺杂剂分析工具的光学技术来检测浓度的变化，以及如何来定义区域或层。图2A示出了根据一个实施例所构造的场效应晶体管(FET) 100。该FET100包括栅 极电极102、源极104、漏极106和布置在通道110上方的栅极叠层108。通道110可以被深度耗尽，这意味着，从栅极叠层一般测量到屏蔽区域的通道深度明显深于传统的通道深度，如下面所详细描述的。在工作期间，可向源极104施加偏置电压122VBS，并将P+端子126连接到位于连接件124处的P阱114以闭合该电路。栅极叠层108包括栅极电极102、栅极触点118和栅极电介质128。包括栅极隔离体130，以使栅极与源极和漏极分离。源极/漏极延伸区域(SDE) 132在电介质128下方延伸源极和漏极。FET100被示为N通道晶体管，其中该N通道晶体管具有由N型掺杂剂材料制成、形成在基底上方的源极和漏极，其中该基底为P型掺杂硅的基底以提供形成在基底116上的P阱114。但是，应理解，可用基底或掺杂剂材料的适当替换物来替代由其它合适基底，如基于砷化镓的材料所形成的非硅基P型半导体晶体管。源极104和漏极106可通过传统的掺杂剂植入处理或材料来形成，并且可包括根据深度掺杂漏极(HDD)技术的修改例，例如应力诱导源极/漏极结构、凸起和/或凹入的源极/漏极、不对称掺杂、反相掺杂或晶体结构修改型源极/漏极或者源极/漏极延伸区域的植入掺杂。延伸区域132通常形成在基底内，并且促进吸收与该漏极相关联的一部分电位。也可使用对源极/漏极操作特性进行了修正的其它各种技术，包括源极漏极通道延伸(尖端)、便于通过在源极/漏极(S/D)区域附近产生局部掺杂剂分布来调节设备通道长度的光环植入，其中该分布可在通道下方延伸。在某些实施例中，可以将非均匀掺杂剂材料用作互补掺杂剂，以修正电学特性。栅极电极102可由传统材料形成，这些传统材料包括但不限于某些金属、金属合金、金属氮化物、金属硅化物以及其层压体和组合体。栅极电极102也可由多晶硅形成，这些多晶硅包括例如高速掺杂的多晶硅和多晶硅-锗合金。金属或金属合金可包括那些含有铝、钛、钽或其氮化物的材料，包括含有诸如氮化钛之类的钛。栅极电极102的成形方法可包括硅化物法、化学气相沉积法和物理气相沉积法，例如但不限于蒸汽法和喷溅法。总体而言，栅极电极102具有约I至约50nm的总体厚度。栅极电介质128可包括传统的介电材料，诸如氧化物、氮化物和氮氧化物。此外，栅极电介质128可包括介电常数总体上较高的介电材料，包括但不限于二氧化铪、硫酸铪、氧化锌、氧化镧、氧化钛、钛酸锶钡和锆钛酸铅、基于金属的介电材料以及具有介电性能的其它材料。优选的含铪氧化物 包括Hf02、HfZrOx, HfSiOx和HfAlOx等。根据其构成和可行的沉积处理设备，栅极电介质128可通过诸如加热或等离子体氧化氮化法、化学气相沉积法(包括原子层沉积法)和物理气相沉积法之类的方法来形成。在一些实施例中，可使用多个层或复合层、层压体和介电材料的成分混合物。例如，栅极电介质可由厚度在约O. 3与Inm之间的、基于SiO2的绝缘体和厚度在O. 5与4nm之间的、基于氧化铪的绝缘体形成。总体而言，栅极电介质具有约O. 5至约5nm的总体厚度。在栅极电介质128下方，通道区域110形成在屏蔽层112上方。通道区域110在源极104与漏极106之间接触并延伸。优选，通道区域包括未充分掺杂的硅或者先进材料，如来自SiGe族的那些材料或者被掺杂到非常低水平的硅。通道厚度总体上在5至50nm的范围内。下面紧接着的讨论将着眼于体效应CMOS设备。在许多纳米级体效应CMOS FET设备中，载流子迁移率受到了设定阈值电压Vt所需要的通道掺杂剂的高浓度所带来的负面影响。尽管较高的掺杂剂浓度水平可以显著地避免功耗泄漏，但是当掺杂剂以较高的浓度存在时，它们可充当散射中心，这会大大降低诸如电子之类的可动载流子的通道迁移率。在这样的情况下，通道区域中的电子被散射，并且不会有效地移动通过源极与漏极之间的通道。实际上，这限制了通道能够负载的电流(Idsat)的最大值。另外，栅极电介质/通道界面处非常薄的栅极，以及所引起的高电场可能导致严重的量子力学效应，该量子力学效应会使反转层电荷密度降低给定的栅极电压，与此相关联的便是迁移率的降低和阈值电压Vt幅值的增加，设备性能的再次恶化。由于这些特性，所以认为通过传统的方法将体效应CMOS设备调节至所期望的小型尺寸非常困难。作为额外的益处，未充分掺杂的通道区域的使用可以提高某些常用来改善晶体管性能的传统技术的效率。例如，布置在通道区域Iio的相对侧上的源极104和漏极106能够被构造为修正施加在通道区域中的应力。此外，通道区域可通过晶格匹配和应变硅锗(SiGe)结晶薄膜晶格来修正，其中该结晶薄膜晶格被布置以引起该通道面内方向上的压缩应变。与本征硅相比，这可以导致带结构发生变化，使得空穴迁移率增加。应力条件可通过改变锗(Ge)成分来修正(增加的Ge越多，应变和空穴迁移率就越高)。对拉伸应变而言，通道区域Si可形成在具有更大晶格常数的放松晶格(lattice-relaxed) SiGe上。与非应变Si通道区域相比，这会导致电子迁移率和空穴迁移率均增加。其次，当基体SiGe的锗成分增加时，应变Si通道区域中的应变量和载流子迁移率倾向于增加。应理解，不需要连续的应力层来将应力施加到通道区域，其中可用来将压缩或拉伸应力施加到沿通道区域的不同位置的非连续或多个应力层，包括上述、下述、横向排列或毗邻的应力层，会对所施加的应力进行更有效的控制。在某些实施例中，应力层可代表当应力被施加为邻近或毗邻通道时,适合将应力施加到通道区域的任何材料层。作为一个示例，在特定实施例中，应力层可包括与半导体基底的一些或所有剩余材料具有不同热膨胀率的材料。在制造这样的实施例期间，当半导体基底的温度降低时，某些部分会发生不同程度的收缩，这便会导致通道区域的拉伸或压缩。因此，通道区域的至少一部分可能会被拉紧，从提高了载流子移率。在特定实施例中，应力层可能包括诸如氮化硅之类的材料，其具有比半导体基底的一些或所有剩余材料更大的热膨胀系数。另外，或此外，可将不同的应力层施加到FETlOO的各个部分，以选择性地提高通道区域中的电子迁移率或空穴迁移率。例如，在特定实施例中，当互补的η型和ρ型晶体管对经由适当的P型和η型阱结构彼此隔离时，可将应力层施加到η型晶体管以将拉伸应力施加到η型晶体管的通道区域。该拉伸应力可诱导通道区域中的应变，以提高通过该通道区域的电子的迁移率。可将另一应力层施加到P型晶体管以将压缩应力施加到P型晶体管的通道区域。该压缩应力可诱导P型通道区域中的应变，以提高空穴的迁移率。当施加应力时，提供具有未充分掺杂的通道的晶体管带来了其它优势。例如，可通过经由源极/漏极或通道应力技术所施加的应力来施加应变。与具有均匀掺杂或高度掺杂的通道的传统纳米级晶体管相比，应变通道区域晶体管将会因栅极电介质附近较低浓度的掺杂剂(减少的电离杂质散射)和较低的电场(减少的表面粗糙散射)而提供更大的应变增强迁移率。由于散射减少，应变增强迁移率将明显大于传统设备中的应变增强迁移率。随着晶体管尺寸比例的缩小，由应变所带来的这种迁移率优势实际上将会增加。
图2Α是根据一个实施例所构造的晶体管的图解视图。图2Β、图2C和图2D是进一步示出可与图2Α的通道110互换的DDC晶体管通道的三个不同示例的图解视图。不同的区域可包括位于栅极电介质(诸如图2Α中所示的电介质128)附近的深度耗尽区域、阈值电压调整区域和高度掺杂屏蔽区域。图2Β示出了靠近栅极电介质且具有两个区域的DDC晶体管通道的截面的一个示例，其中这两个区域具有不同的掺杂剂浓度。该通道截面的轮廓包括位于栅极电介质(未示出)与屏蔽区域204之间的耗尽区域202。掺杂剂原子206被示出，其中屏蔽区域204中的掺杂剂浓度与相较于屏蔽区域204而言的、耗尽通道区域202中的相关掺杂剂原子密度相对应。图2C示出了通道区域208的另一示例，该通道区域具有三个具有不同掺杂浓度的区域。在本示例中，耗尽掺杂剂通道区域214具有最少量的掺杂剂206，阈值调整区域212总体上具有比耗尽掺杂剂通道区域214更高浓度的掺杂剂原子，并且屏蔽区域210具有最高浓度的掺杂剂原子。图2D示出了另一替代物，其中该通道截面具有从通道区域顶部到底部不断增加的掺杂剂原子浓度224。在不同的应用和实施例中，通道顶部中的掺杂剂范围可以发生变化，但通常在工艺和退火条件许可的情况下，其朝向该通道的顶部减小。朝向通道中心的掺杂剂范围可以增加，并且通过通道底部进入屏蔽区域时具有较高的掺杂剂浓度。在这些构造的任一者中，阈值电压调整区域可形成为单独的外延生长硅层，或形成为单一硅外延层的一部分，其中该单一硅外延层也包括耗尽通道区域。阈值调整区域的厚度通常可在5至50nm的范围内。当未充分掺杂时，区域自身厚度的适当选择可稍稍调节阈值电压，然而对于更典型的应用而言，阈值电压调整区域被进行了掺杂，以具有范围在5X IO17与2X IO19个原子/cm3之间的平均浓度。在某些实施例中，可以在阈值电压调整区域上方和/或下方施加碳或锗等的抗掺杂剂迁移层，以避免掺杂剂迁移到通道区域中，或者此外，以避免掺杂剂从屏蔽层迁移到阈值电压调整区域中。如果设置屏蔽区域的话，屏蔽区域是隐藏在通道区域和阈值电压调整区域下方的高度掺杂区域。屏蔽层总体上布置在避免与源极和漏极直接接触的一段距离处。在其它某些实施例中，它可以被形成为是在多个源极/漏极/通道区域下方延伸的薄片，而在其它实施例中，它可以是与通道区域共同延伸的自对准植入层。屏蔽区域厚度通常可在5至50nm的范围内。屏蔽区域相对于通道、阈值电压调整区域(如果设置的话)和P阱被进行了高度掺杂。实际上，屏蔽区域被进行了掺杂，以具有范围在I X IO18与I X IO20个原子/cm3之间的浓度。在某些实施例中，可以在屏蔽区域上方施加碳或锗等的抗掺杂剂迁移层，以避免掺杂剂迁移到阈值电压调整区域中。在工作过程中，当将大于阈值电压的预定电压施加到导电栅极时，便在栅极叠层与屏蔽区域之间形成了深度耗尽区域。在导电栅极下方，该深度耗尽区域通常向下延伸到屏蔽区域中，尽管在某些高速掺杂的实施例中，该深度耗尽区域可在阈值电压调整区域(如果设置的话)中终止。应理解，耗尽区域的导电栅极下方的确切深度可由能够被FET的设计者调节的诸多因素来决定。例如，耗尽区域深度可由FET的其它元件的空间定位以及绝对或相对掺杂剂浓度来决定。例如，FET可具有被界定在源极区域与漏极区域之间、栅极长度为Le的栅极下方的通道。DDC深度(Xd)可被设定为大于该栅极长度的一半，可以是栅极长度的一半的因子，或者其附近的分数。在一个示例中，该DDC深度可以被设定为约等于栅极长度的一半，其允许在工作过程中以低于一伏特的低工作电压来精确地设定阈值电压。取决于特定应用的要求，不同的深度可提供不同的有益结果。鉴于本发明，应理解，不同 的DDC深度在不同的应用中、不同的设备几何形状和特定设计的各种参数下是可行的。取决于特定应用的参数，在形成DDC晶体管过程中所使用的不同区域厚度、掺杂剂浓度和工作条件可提供不同的有益结果。例如，根据另一实施例，耗尽深度可维持在1/3栅极长度至约等于栅极长度的深度之间。但是，本领域技术人员应理解，如果晶体管的结构和操作使得耗尽深度变得小于栅极长度的一半，则设备性能将以功耗的方式逐渐恶化，并且DDC的益处将消失。当耗尽深度Xd位于1/3栅极长度与1/2栅极长度之间时，该设备仍能实现对传统设备的适度改进，例如栅极下方的耗尽深度被设定为约O. 4XLg的DDC晶体管。在本示例中，屏蔽区域的适合厚度范围在5至50nm之间，其中掺杂剂浓度在I X IO18至I X IO20个原子/cm3的范围内。阈值电压调整区域的适合厚度范围在5至50nm之间，其中掺杂剂浓度在5X IO17至2X IO19个原子/cm3的范围内。未被掺杂的通道区域被选择，以使其深度足以满足Xd > l/2XLe的约束条件，并且具有小于5 X IO17个原子/cm3的浓度。实际上，提供用于DDC晶体管的深度耗尽区域可允许在具有多个晶体管和相关设备的电路中明显减小用于设定阈值电压的公差，并且能够进一步降低因RDF所产生的变化。其结果为一个更可预测且更可靠的、能够横跨集成电路中的多个设备而设定的阈值电压。该益处可用来降低设备或系统中的功率，并且能够导致更好的整体性能。本实施例所潜在使能的另一益处便是可调节的阈值电压，其中在被构造为具有一个或多个所描述的晶体管结构的设备或系统工作期间，该可调节的阈值电压可被静态地设定或发生动态的变化。同样，如图2A所示的，偏置电压可被施加为横跨晶体管源极104，并且被施加到带相反电荷的掺杂剂材料126，其中该掺杂剂材料126连接到P阱114。传统电路通常被偏置至电源电压，使得当工作电压被施加到栅极时，电流能够从源极流向漏极。尽管先前已经提出了使用可调节的本体偏置(body biasing)来动态地设定阈值电压，但是经证明其总体上是不可行的，这是因为它倾向于诱导显著的芯片面积补偿(chip areapenalties),从而抑制了芯片上的集成水平。根据本实施例，电路可被构造为通过改变施加到阱的偏置电压来使晶体管(或晶体管组，如果它们共享共同的阱)的阈值电压发生变化，不论它们被构造在一个集成电路或系统中或者单独的电路中。如下面所进一步详细描述的，在降低芯片面积补偿的同时能够可靠地将阈值电压控制在接近的范围内，并且能够可靠地且动态地使工作期间的阈值电压发生变化，可导致设备或系统能够动态地改变设备或系统内晶体管或晶体管组的工作模式。图3示出了掺杂剂原子浓度相对于栅极电介质下方的通道深度的图表300，以在根据一个实施例的通道中说明用于各个范围的通道深度的掺杂剂浓度范围。示出了两条曲线一条更实际的曲线308和一条理想曲线310。由此可见，代表三个水平通道区域在第一个5-20nm内，阈值电压调整区域在距通道区域的紧接着的5_20nm内，屏蔽区域在距阈值电压调整区域的紧接着的5-20nm内。不同水平处的浓度分别到达一定水平312、314、316，可能但不必是图表中相应浓度水平处的转折点，并且这些转折点与一定的掺杂剂浓度水平302 (其中通道掺杂剂浓度“d”小于5 X IO17个原子/cm3)、304 (其中阈值电压调整区域浓度“d”在5 X IO17与5 X IO18个原子/cm3之间)和306 (其中屏蔽区域掺杂剂浓度大于5 X IO18个原子/cm3)相对应。根据一些实施例，在这些掺杂剂浓度范围内，可以在支持工作的深度耗尽区域的纳米级FET中实现某些最佳益处。 根据各种实施例的掺杂剂分布被定义以产生三个区域。这三个区域在图表I中被定义，其中区域I与位于栅极电介质附近的通道区域相对应，区域2与阈值电压调整区域相对应，并且区域3与屏蔽区域相对应，其中Le为栅极长度。应理解，栅极长度大致等于通道长度，并且h、t2和t3为这三个区域的相应厚度。这些区域的每一者可经由代表性厚度和掺杂剂剂量来表示，其中该掺杂剂剂量通过每立方厘米的原子数目来测量。图表I中给出了这些厚度和剂量的数值。
权利要求
1.一种场效应晶体管(FET)，其包括 栅极，所述栅极具有栅极绝缘体和导电电极； 屏蔽区域，所述屏蔽区域被掺杂为具有介于I X IO18个原子/Cm3与I X IO20个原子/cm3之间的掺杂浓度横跨5nm的最小厚度，所述屏蔽区域在所述栅极下方及晶体管本体上方延伸； 未充分掺杂的通道区域，所述通道区域位于所述屏蔽区域与所述栅极绝缘体之间且具有小于5 X IO17个掺杂剂原子/cm3的掺杂浓度，所述通道区域具有5nm的最小厚度； 源极和漏极，其中所述通道区域在所述源极与所述漏极之间延伸；以及 本体接头，所述本体接头选择性地向所述晶体管本体施加偏置电压。
2.根据权利要求I所述的场效应晶体管(FET)，其中所述晶体管是可通过向所述栅极的所述导电电极或所述晶体管本体施加电压来开启或关闭的四端子设备。
3.根据权利要求I所述的场效应晶体管(FET)，其中所述晶体管是可通过向所述栅极电极施加电压来开启或关闭的三端子设备。
4.根据权利要求I所述的场效应晶体管(FET)，其中所述偏置电压被静态地设定以增大或减小阈值电压。
5.根据权利要求I所述的场效应晶体管(FET)，其中所述偏置电压被动态地控制以调节阈值电压。
6.根据权利要求I所述的场效应晶体管(FET)，其中所述屏蔽区域与所述源极和所述漏极分尚。
7.根据权利要求I所述的场效应晶体管(FET)，其中所述源极和所述漏极是凸起的。
8.根据权利要求I所述的场效应晶体管(FET)，其中所述通道区域是未被掺杂的、外延生长型硅。
9.根据权利要求I所述的场效应晶体管(FET)，还包括电压阈值调整区域，所述电压阈值调整区域位于所述未充分掺杂的通道区域与所述屏蔽区域之间，其中所述电压阈值调整区域与所述屏蔽区域接触，并与所述栅极绝缘体分离。
10.一种用于形成场效应晶体管(FET)的方法，所述方法包括 将屏蔽区域植入到晶体管本体中，所述屏蔽区域被掺杂为具有介于IXIO18个原子/cm3与I X IO20个原子/cm3之间的掺杂浓度横跨5nm的最小厚度,所述屏蔽区域在所述栅极下方及晶体管本体上方延伸； 在所述屏蔽区域之间外延地生长未充分掺杂的通道区域，所述通道区域具有小于5 X IO17个掺杂剂原子/cm3的掺杂浓度，所述未充分掺杂的通道区域具有5nm的最小厚度； 形成源极和漏极，其中所述通道区域在所述源极与所述漏极之间延伸； 形成栅极，所述栅极具有栅极绝缘体和导电电极；以及 形成本体接头，所述本体接头选择性地向所述晶体管本体施加偏置电压。
11.根据权利要求10所述的形成场效应晶体管(FET)的方法，其中所述源极和所述漏极被形成为与所述屏蔽区域分离。
12.根据权利要求10所述的形成场效应晶体管(FET)的方法，还包括在外延地生长所述未充分掺杂的通道区域之后，进行浅沟槽隔离(STI)。
13.根据权利要求10所述的形成场效应晶体管(FET)的方法，还包括在外延地生长所述未充分掺杂的通道区域之后，进行部分沟槽隔离(PTI)。
14.根据权利要求10所述的形成场效应晶体管(FET)的方法，还包括在所述未充分掺杂的通道区域与所述屏蔽区域之间形成电压阈值调整区域，其中所述电压阈值调整区域与所述屏蔽区域接触，并与所述栅极绝缘体分离。
全文摘要
提供了一系列新型结构和方法，以降低多种电子设备和系统中的功耗。这些结构和方法中的一些可主要通过重复使用现有的体效应CMOS工艺流程和制造技术来实施，以避免半导体产业和更广泛的电子产业高成本且高风险地切换到替代的技术。如上所述，一些结构和方法涉及深度耗尽通道(DDC)设计，以使基于CMOS的设备具有比传统体效应CMOS更小的σVT，并且能够更精确地设定在通道区域中具有掺杂剂的FET的阈值电压VT。该DDC设计也可具有比传统体效应CMOS晶体管更强的体效应，这使得能够显著地动态控制DDC晶体管中的功耗。
文档编号H01L29/02GK102884630SQ201080061745
公开日2013年1月16日 申请日期2010年11月8日 优先权日2009年11月17日
发明者斯科特·E·汤普森, 达莫代尔·R·图马拉帕利 申请人:苏沃塔公司