专利名称：画素结构及其制作方法
画素结构及其制作方法
技术领域：
本发明是有关于一种画素结构及其制作方法，且特别是有关于一种具有高开口率的画素结构及其制作方法。
背景技术：
显示器为人与信息的沟通界面，目前以平面显示器为主要发展的趋势。平面显示器主要分为下列几种有机电激发光显示器(organic electroluminescence display)、 等离子体显示器(plasma display panel)以及薄膜晶体管液晶显示器等(thin film transistor liquid crystal display)。其中，低温多晶硅薄膜晶体管液晶显示器的优点在于其厚度薄、重量轻、分辨率佳，特别适合应用于要求轻巧省电的行动终端产品上。虽然低温多晶硅薄膜晶体管的画素具有上述优点，然而其制程可能导致栅极的侧壁倾斜(taper)，因此后续必须使用具有较大厚度的栅介电层才能达到良好的阶梯覆盖 (step coverage)，但厚度较大的栅介电层会使储存电容变小。为了要维持适当的储存电容，必须增加形成储存电容的导体面积，然而由于储存电容通常配置于显示区中，因此此举会导致画素结构的开口率下降。
发明内容本发明提供一种画素结构的制作方法，可节省光罩使用的数量，且使画素结构具有高开口率。本发明提供一种画素结构，具有高开口率。本发明提出一种画素结构的制作方法。于一基板上形成一图案化半导体层，图案化半导体层包括一下电极、一源极掺杂区、一漏极掺杂区以及一通道区，其中下电极与漏极掺杂区电性连接。于图案化半导体层上形成一栅介电层。于栅介电层上形成一图案化第一金属层，图案化第一金属层包括一栅极、一扫描线以及一共享电极，其中通道区位于栅极下方。于图案化第一金属层上形成一第一介电层。于第一介电层上形成一第一保护层。于第一保护层上形成一图案化第二金属层，图案化第二金属层包括一源极、一漏极以及与源极电性连接的一数据线，其中源极与漏极分别与源极掺杂区及漏极掺杂区电性连接，数据线位于共享电极上方且两者之间配置有第一介电层与第一保护层。于图案化第二金属层上形成一第二保护层。于第二保护层上形成一画素电极，画素电极与漏极电性连接。本发明另提出一种画素结构。画素结构包括一图案化半导体层、一栅介电层、一图案化第一金属层、一第一介电层、一第一保护层、一图案化第二金属层、一第二保护层以及一画素电极。图案化半导体层配置于一基板上，包括一下电极、一源极掺杂区、一漏极掺杂区以及一通道区，其中下电极与漏极掺杂区电性连接。栅介电层配置于图案化半导体层上。 图案化第一金属层配置于栅介电层上，包括一栅极、一扫描线以及一共享电极，其中通道区位于栅极下方。第一介电层覆盖图案化第一金属层。第一保护层配置于第一介电层上。图案化第二金属层配置于第一保护层上，包括一源极、一漏极以及与源极电性连接的一数据线，其中源极与漏极分别与源极掺杂区及漏极掺杂区电性连接，数据线位于共享电极上方且两者之间配置有第一介电层与第一保护层。第二保护层覆盖图案化第二金属层。画素电极配置于第二保护层上且与漏极电性连接。基于上述，在本发明的画素结构的制作方法中，是将共享电极配置于数据线下方， 共享电极与下电极形成储存电容，于共享电极与数据线之间配置介电层与保护层，使得画素结构具有适当的储存电容与高开口率，且避免共享电极与数据线形成杂散电容。此外，本发明的画素结构的制作方法能维持使用六道光罩的优势，以简化制程并降低制作成本。为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
图IA至图IE为本发明的一实施例的画素结构的制作方法的流程上视示意图。图2A至图2H为沿图IA至图IE的1_1，线与11-11，线的流程剖面示意图。图3A为本发明的一实施例的画素结构的上视示意图。图;3B为沿图3A的1-1’线与11-11’线的剖面示意图。主要组件符号说明102、220:光阻层102a、10 :部分104a、104b、104c 多晶硅层106 侧壁108 掺杂区200 画素结构202 基板210 半导体材料层212:图案化半导体层214:下电极212a,212b 半导体图案222:下电极光阻图案224 第一光阻区块230:栅介电层232、234、262、292、294 开口M0:图案化第一金属层M2:栅极244 扫描线M6:共享电极248 周边图案250 ；源极掺杂区252 漏极掺杂区254 淡掺杂区
256 通道区洸0:介电层270、290 保护层278 凸块观0:图案化第二金属层282 源极284 漏极286 数据线观7:反射电极288 焊垫300:画素电极302 导体图案tl、t2:厚度B:周边区C 电容区N、P:组件区Px 画素区
具体实施方式图IA至图IE为本发明的一实施例的画素结构的制作方法的流程上视示意图，以及图2A至图2H为沿图IA至图IE的I-I’线与II-II’线的流程剖面示意图。请参照图1A， 首先，于一基板202上形成一图案化半导体层212，并对部分图案化半导体层212进行一掺杂制程。在本实施例中，此步骤的流程如图2A至图2D所示，请参照图2A，首先，于基板202 上形成一半导体材料层210。在本实施例中，基板202具有画素区与电容区C。在本实施例中，后续于画素区I3X中所形成的主动组件例如是N型多晶硅薄膜晶体管。当然，在另一实施例中，于画素区&中所形成的主动组件亦可以是P型多晶硅薄膜晶体管。基板202 的材质可为玻璃、石英、有机聚合物或是金属等等。半导体材料层210例如多晶硅层。半导体材料层210的方法例如是先沈积一层非晶硅材料，之后对所述非晶硅材料进行激光退火程序，以使非晶硅材料转变成多晶硅层。在一实施例中(未绘示)，基板202与半导体材料层210之间更形成有一缓冲层。再者，一般来说，除了在画素区中形成作为主动组件的第一型薄膜晶体管(诸如N型薄膜晶体管)以外，亦会在周边区(未绘示)形成第二型薄膜晶体管(诸如P型薄膜晶体管)，由于第二型薄膜晶体管的制作流程为所属领域具有通常知识者所周知，因此于本实施例中省略其相关描述。接着，于半导体材料层210上形成一第一光阻层220，其中第一光阻层220包含具有一第一厚度tl的一下电极光阻图案222与具有一第二厚度t2的一第一光阻区块224，其中第一厚度tl小于第二厚度t2。在本实施例中，画素区的半导体材料层210上方有第一光阻区块224，以及电容区C的半导体材料层210上方有下电极光阻图案222。形成第一光阻层220的方法例如是先涂布一层光阻材料，之后利用灰阶光罩或半色调光罩对光阻材料进行微影程序以图案化光阻材料。
请参照图2B，之后，以第一光阻层220为罩幕对半导体材料层210进行一蚀刻制程，以形成一图案化半导体层212，其中图案化半导体层212包括在画素区内的第一半导体图案212a，以及在电容区C内的第二半导体图案212b。然后，在本实施例中，在进行上述的图案化制程(蚀刻制程)之后，更包括对第一半导体图案21 与第二半导体图案212b 进行侧向蚀刻制程。如此一来，可蚀刻掉第一半导体图案21 与第二半导体图案212b的侧壁局部的厚度。换言之，第一半导体图案21 与第二半导体图案212b的侧壁相对于第一光阻层220向内缩。请参照图2C，之后，减少第一光阻层220的厚度，以移除下电极光阻图案222并暴露出第二半导体图案212b。在本实施例中，减少第一光阻层220的厚度例如是进行一光阻层灰化程序，以移除第一光阻层220的下电极光阻图案222以及部分第一光阻区块224，使第二半导体图案212b暴露出。值得注意的是，由于用以减少第一光阻层220的厚度的制程会同时对第一光阻层220的侧边进行移除，因此剩余的第一光阻区块224的侧壁实质上与第一半导体图案21 的侧壁对齐，以覆盖第一半导体图案21加。请同时参照图IA与图2D，接着，以剩余的第一光阻区块224为罩幕，对图案化半导体层212进行一第一离子掺杂制程，以形成下电极214。之后，移除剩余的第一光阻区块 224。在本实施例中，第一离子掺杂制程例如是P型离子掺杂制程，因而在进行上述的第一离子掺杂制程之后，下电极214成为掺杂P型离子的多晶硅图案。请同时参照图IB与图2E，接着，于图案化半导体层212上形成一栅介电层230。在本实施例中，形成栅介电层230的方法例如是利用化学气相沈积法或是物理气相沈积法， 且其材质可为氧化硅、氮化硅、氮氧化硅或其它合适的材料。在本实施例中，栅介电层230 的厚度与下电极214的厚度的比例范围例如是介于2至3。然后，于栅介电层230上形成一图案化第一金属层M0，图案化第一金属层240包括一栅极M2、一扫描线M4以及一共享电极M6。在本实施例中，此步骤的流程例如是先于栅介电层230上形成一第一金属层(未绘示)。接着，于第一金属层上形成一第二光阻层 (未绘示)。以第二光阻层(未绘示)为罩幕，对第一金属层进行一蚀刻制程，以形成图案
化第一金属层对0。请同时参照图IC与图2F，然后，于第一半导体图案21 中形成源极掺杂区250 与漏极掺杂区252。在本实施例中，此步骤例如是以第二光阻层为罩幕，对图案化半导体层 212进行一第二离子重掺杂制程。第二离子重掺杂制程例如是N型离子重掺杂制程，因而在进行上述的第二离子重掺杂制程之后，源极掺杂区250与漏极掺杂区252成为N型离子掺杂区。接着，此步骤更包括缩小第二光阻层的宽度，并去除未被第二光阻层覆盖的第一金属层，然后以剩余的第二光阻层为罩幕，对第一半导体图案21 进行一第二离子轻掺杂制程，以形成淡掺杂区254。在本实施例中，第二离子轻掺杂制程例如是N型离子轻掺杂制程。因而，在进行上述的第二离子轻掺杂制程之后，通道区256形成于栅极242下方，淡掺杂区2M形成于通道区256与源极掺杂区250之间以及通道区256与漏极掺杂区252之间， 且淡掺杂区2M例如是N型离子淡掺杂区。请参照图2G，之后，于图案化第一金属层240上形成一第一介电层沈0。在本实施例中，形成第一介电层260的方法例如是利用化学气相沈积法或是物理气相沈积法，且其材质可为氧化硅、氮化硅、氮氧化硅或其它合适的材料。接着，于第一介电层260上形成一第一保护层270。形成第一保护层270的方法例如是利用回旋涂布法，将有机物材料形成于第一介电层260上，有机物材料例如为压克力树脂或其它合适的材料。请同时参照图ID与图2G，接着，于第一保护层270上形成一图案化第二金属层 280,图案化第二金属层280包括一源极观2、一漏极观4以及与源极观2电性连接的一数据线观6，其中源极282与漏极284分别与源极掺杂区250及漏极掺杂区252电性连接，数据线286位于共享电极246上方且两者之间配置有第一介电层260与第一保护层270。在本实施例中，于形成图案化第二金属层280之前，更包括于栅介电层230、第一介电层260以及第一保护层270中形成一第一开口 232与一第二开口 234，再分别于第一开口 232与第二开口 234中形成源极观2与漏极观4。如此一来，源极282经由第一开口 232与源极掺杂区250电性连接，以及漏极284经由第二开口 234与漏极掺杂区252电性连接。特别一提的是，如图2G所示，图案化第二金属层280例如是更包括配置于周边区B的焊垫观8，焊垫 288经由第一介电层沈0与第一保护层270中的开口 262与图案化第一金属层MO的周边图案M8电性连接。请同时参照图IE与图2H，然后，于图案化第二金属层280上形成一第二保护层 2900之后，于第二保护层290上形成一画素电极300，画素电极300与漏极观4电性连接。 在本实施例中，此步骤例如是先于第二保护层四0中形成一第三开口四2，再于第二保护层 290上形成画素电极300，其中部分画素电极300形成于第三开口 292中，使得画素电极300 经由第三开口 292与漏极观4电性连接。形成第二保护层四0的方法例如是利用化学气相沈积法或是物理气相沈积法，且其材质可为氧化硅、氮化硅、氮氧化硅，或是利用回旋涂布法，且其材质可为有机物材料，例如压克力树脂或其它合适的材料。另一方面，如图3H所示，周边区B的焊垫288上例如是形成有一导体图案302，导体图案302的材料例如是与画素电极300的材料相同，且导体图案302经由第二保护层四0中的开口 294与焊垫观8电性连接。在本实施例中，画素结构200包括图案化半导体层212、栅介电层230、图案化第一金属层Mo、第一介电层沈0、第一保护层270、图案化第二金属层观0、第二保护层四0以及画素电极300。图案化半导体层212配置于基板202上，包括下电极214、源极掺杂区250、 漏极掺杂区252以及通道区256，其中下电极214与漏极掺杂区252电性连接。栅介电层 230配置于图案化半导体层212上。在本实施例中，源极掺杂区250与通道区256以及漏极掺杂区252与通道区256之间分别更包括淡掺杂区254。图案化第一金属层240配置于栅介电层230上，包括栅极M2、扫描线M4以及共享电极对6，其中通道区256位于栅极242下方。第一介电层260覆盖图案化第一金属层 2400第一保护层270配置于第一介电层260上。图案化第二金属层280配置于第一保护层270上，包括源极观2、漏极观4以及与源极观2电性连接的数据线观6，其中源极282与漏极284分别与源极掺杂区250及漏极掺杂区252电性连接，数据线286位于共享电极246 上方且两者之间配置有第一介电层沈0与第一保护层270。第二保护层290覆盖图案化第二金属层观0。画素电极300配置于第二保护层290上且与漏极观4电性连接。特别一提的是，在另一实施例中，如图3A与图:3B所示，图案化第二金属层280例如是更包括一反射电极287。第一保护层270表面例如是具有多个凸块278，且反射电极287设置于凸块278上。一般来说，会将反射电极287设置成与图案化第一金属层240或图案化第二金属层280重叠，以避免反射电极287影响画素结构200的开口率。举例来说，在本实施例中，反射电极287例如是设置于凸块278上且位于栅极242与扫描线244上方。其中，反射电极287可以与漏极观4电性连接(如图3A与图;3B所示)或不连接(未绘示)。 再者，以制程而言，本实施例的画素结构的制造流程例如是包括于第一保护层270表面形成多个凸块278，再将反射电极287形成于凸块278上。 请参照图2A与图2B，在使用灰阶光罩或半色调光罩所形成第一光阻层220的制程中，由于后续用以减少第一光阻层220的厚度的移除制程会同时移除第一光阻层220的侧边厚度，导致暴露出原本被其遮蔽的图案化半导体层212的侧边，因此在减少第一光阻层 220的厚度之前，会先对图案化半导体层212 (包括第一半导体图案21 与第二半导体图案 212b)进行侧向蚀刻制程。然而，侧蚀制程会导致第一半导体图案21 与第二半导体图案 212b具有倾斜的侧壁，因此后续须使用具有较大厚度的栅介电层230才能达到良好的阶梯覆盖。由于共享电极246会与下电极214构成储存电容Cst，用以稳定画素结构中的数据电压，但厚度较大的栅介电层230会使上述储存电容Cst变小。 然而，在本实施例中，通过将共享电极246配置于数据线286下方且使两者至少部分重叠，使得共享电极246具有较大的面积且不影响画素结构的开口率。如此一来，能大幅增加共享电极246与下电极214构成的储存电容Cst，以补偿较厚的栅介电层230所导致的储存电容损失。此外，在共享电极246与数据线286之间配置第一介电层沈0与第一保护层270，能避免共享电极246与数据线观6的重叠区域形成杂散电容。换言的，本实施例通过将共享电极246设计成位于数据线286下方且使两者至少部分重叠，以补偿较厚的栅介电层230所导致的储存电容损失。如此一来，本实施例的画素结构的制作方法能维持使用六道光罩的优势，以简化制程并降低制作成本，且所形成的画素结构仍具有适当的储存电容与高开口率。综上所述，在本发明的画素结构的制作方法中，将共享电极配置于数据线下方且使两者至少部分重叠，并于两者之间配置介电层与保护层。如此一来，使得画素结构具有适当的储存电容与高开口率，且能避免共享电极与数据线的重叠区域形成杂散电容，因此画素结构具有较佳的组件特性。此外，本发明的画素结构的制作方法可与现有的六道光罩制程搭配，而不需额外制作光罩，因此能简化制程并降低制作成本。虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的申请专利范围所界定者为准。
权利要求
1.一种画素结构的制作方法，包括于一基板上形成一图案化半导体层，该图案化半导体层包括一下电极、一源极掺杂区、 一漏极掺杂区以及一通道区，其中该下电极与该漏极掺杂区电性连接； 于该图案化半导体层上形成一栅介电层；于该栅介电层上形成一图案化第一金属层，该图案化第一金属层包括一栅极、一扫描线以及一共享电极，其中该通道区位于该栅极下方； 于该图案化第一金属层上形成一第一介电层； 于该第一介电层上形成一第一保护层；于该第一保护层上形成一图案化第二金属层，该图案化第二金属层包括一源极、一漏极以及与该源极电性连接的一数据线，其中该源极与该漏极分别与该源极掺杂区及该漏极掺杂区电性连接，该数据线位于该共享电极上方且两者之间配置有该第一介电层与该第一保护层；于该图案化第二金属层上形成一第二保护层；以及于该第二保护层上形成一画素电极，该画素电极与该漏极电性连接。
2.根据权利要求1所述的画素结构的制作方法，其特征在于，该下电极的形成方法包括于该基板上形成一半导体材料层；于该半导体材料层上形成一第一光阻层，其中该第一光阻层包含具有一第一厚度的一下电极光阻图案与具有一第二厚度的一第一光阻区块，其中该第一厚度小于该第二厚度； 以该第一光阻层为罩幕对该半导体材料层进行一蚀刻制程； 减少该第一光阻层的厚度，以移除该下电极光阻图案并暴露出该半导体材料层；以及以剩余的该第一光阻区块为罩幕，对该半导体材料层进行一离子掺杂制程，以形成该下电极。
3.根据权利要求2所述的画素结构的制作方法，其特征在于，该第一光阻层的形成方法包括一半色调曝光显影。
4.根据权利要求2所述的画素结构的制作方法，其特征在于，以该第一光阻层为罩幕对该半导体材料层进行一蚀刻制程之后，更包括对该半导体层进行一侧向蚀刻制程。
5.根据权利要求1所述的画素结构的制作方法，其特征在于，该源极掺杂区与该通道区以及该漏极掺杂区与该通道区之间分别更包括一淡掺杂区。
6.根据权利要求5所述的画素结构的制作方法，其特征在于，该图案化半导体层、该栅介电层与该图案化第一金属层的形成方法包括于该基板上形成一半导体材料层；于该半导体材料层上形成一第一光阻层，其中该第一光阻层包含具有一第一厚度的一下电极光阻图案与具有一第二厚度的一第一光阻区块，其中该第一厚度小于该第二厚度； 以该第一光阻层为罩幕对该半导体材料层进行一蚀刻制程； 减少该第一光阻层的厚度，以移除该下电极光阻图案并暴露出该半导体材料层； 以剩余的该第一光阻区块为罩幕，对该半导体材料层进行一第一离子掺杂制程，以形成该下电极；移除剩余的该第一光阻区块；全面形成该栅介电层；于该栅介电层上形成一第一金属层；于该第一金属层上形成一第二光阻层；以该第二光阻层为罩幕，对该第一金属层进行一蚀刻制程；以该第二光阻层为罩幕，对该图案化半导体层进行一第二离子重掺杂制程，以形成该源极掺杂区与该漏极掺杂区；缩小该第二光阻层的宽度，并去除未被该第二光阻层覆盖的该第一金属层；以及以剩余的该第二光阻层为罩幕，对该图案化半导体层进行一第二离子轻掺杂制程，以形成所述淡掺杂区。
7.根据权利要求1所述的画素结构的制作方法，其特征在于，更包括于该栅介电层、该第一介电层以及该第一保护层中形成一第一开口与一第二开口，其中该源极经由该第一开口与该源极掺杂区电性连接，该漏极经由该第二开口与该漏极掺杂区电性连接。
8.根据权利要求1所述的画素结构的制作方法，其特征在于，更包括于该第二保护层中形成一第三开口，其中该画素电极经由该第三开口与该漏极电性连接。
9.根据权利要求1所述的画素结构的制作方法，其特征在于，该图案化第二金属层更包括一反射电极。
10.根据权利要求9所述的画素结构的制作方法，更包括于该第一保护层表面形成多个凸块，且该反射电极形成于所述凸块上。
11.根据权利要求1所述的画素结构的制作方法，其特征在于，该第一保护层包括有机材料。
12.根据权利要求1所述的画素结构的制作方法，其特征在于，该栅介电层的厚度与该下电极的厚度的比例范围介于2至3。
13.一种画素结构，包括一图案化半导体层，配置于一基板上，包括一下电极、一源极掺杂区、一漏极掺杂区以及一通道区，其中该下电极与该漏极掺杂区电性连接； 一栅介电层，配置于该图案化半导体层上；一图案化第一金属层，配置于该栅介电层上，包括一栅极、一扫描线以及一共享电极， 其中该通道区位于该栅极下方；一第一介电层，覆盖该图案化第一金属层； 一第一保护层，配置于该第一介电层上；一图案化第二金属层，配置于该第一保护层上，包括一源极、一漏极以及与该源极电性连接的一数据线，其中该源极与该漏极分别与该源极掺杂区及该漏极掺杂区电性连接，该数据线位于该共享电极上方且两者之间配置有该第一介电层与该第一保护层； 一第二保护层，覆盖该图案化第二金属层；以及一画素电极，配置于该第二保护层上且与该漏极电性连接。
14.根据权利要求13所述的画素结构，其特征在于，该源极掺杂区与该通道区以及该漏极掺杂区与该通道区之间分别更包括一淡掺杂区。
15.根据权利要求13所述的画素结构，其特征在于，更包括一第一开口与一第二开口， 位于该栅介电层、该第一介电层以及该第一保护层中，其中该源极经由该第一开口与该源极掺杂区电性连接，该漏极经由该第二开口与该漏极掺杂区电性连接。
16.根据权利要求13所述的画素结构，其特征在于，更包括一第三开口，位于该第二保护层中，其中该画素电极经由该第三开口与该漏极电性连接。
17.根据权利要求13所述的画素结构，其特征在于，该图案化第二金属层更包括一反射电极。
18.根据权利要求17所述的画素结构，其特征在于，该第一保护层表面具有多个凸块， 且该反射电极设置于所述凸块上。
19.根据权利要求11所述的画素结构，其特征在于，该第一保护层包括有机材料。
20.根据权利要求11所述的画素结构，其特征在于，该栅介电层的厚度与该下电极的厚度的比例范围介于2至3。
全文摘要
一种画素结构的制作方法。于基板上形成图案化半导体层，包括下电极、源极掺杂区、漏极掺杂区以及通道区。于图案化半导体层上形成栅介电层。于栅介电层上形成图案化第一金属层，包括栅极、扫描线及共享电极，通道区位于栅极下方。于图案化第一金属层上依序形成第一介电层与第一保护层。于第一保护层上形成图案化第二金属层，包括源极、漏极及数据线，数据线位于共享电极上方且两者之间配置有第一介电层与第一保护层。于图案化第二金属层上形成第二保护层。于第二保护层上形成与漏极电性连接的画素电极。
文档编号H01L21/77GK102244037SQ20111019250
公开日2011年11月16日 申请日期2011年6月28日 优先权日2011年5月5日
发明者李振岳, 游镇宇, 陈明炎 申请人:友达光电股份有限公司