专利名称：封装基板的制作方法
技术领域：
本发明关于一种封装基板，特别是关于一种可在电源/接地网路平面内以及输入 /输出(input/output，I/O)区域内承受高电流密度的覆晶封装基板。
背景技术：
为了持续地微型化电子产品或通讯设备，并同时确保其具备多功能性，半导体封装必须符合尺寸小、连接引脚多、运作快速以及功能性强的特性。而为了同时增加输入/输出引脚数以及提升集成电路antegrated Circuits, ICs)的效能，因此发展出覆晶封装技术。覆晶封装技术是利用设置于芯片上的凸块，互连于封装介质，例如，封装基板，且覆晶是以面朝下的方式，通过最短的路径连接于封装基板。该技术不仅适用于单芯片封装； 也适用于更高程度的或者集成程度的封装，其封装体更大；也适用于结构更复杂的封装，该封装体可容纳多个芯片，形成更强大的功能单位。面矩阵列式覆晶技术的优点在于可提升组件的互连密度，并且降低封装体内的互连所产生的电感。图1为现有技术中覆晶封装基板的部分芯片安置面的俯视图。封装基板20具有芯片安置面。芯片安置面至少包括用于分布电源/接地网路200的中央区域201，以及包围中央区域201的周边区域202。输入/输出信号线可设置于周边区域202之中。电源/ 接地网路200包括梳状导电迹线(comb-shaped conductive trace) 210以及梳状导电迹线 220，且梳状导电迹线210以及梳状导电迹线220均设置于中央区域201。例如，梳状导电迹线210用以传输电源信号而梳状导电迹线220用以传输接地信号，反之亦然。梳状导电迹线210与梳状导电迹线220互相呈指叉状排列。多个介层导孔 (vias) 212用以将梳状导电迹线210电连接至下层导电层，并且介层导孔212沿着梳状导电迹线210排列。多个介层导孔222用以将梳状导电迹线220电连接至下层金属导电层，并且介层导孔222沿着梳状导电迹线220排列。此外，多个凸块区域(bumping sites)(或凸块迹线(bumping traces)) 210a以及多个凸块区域220a分别沿着梳状导电迹线210及梳状导电迹线220排列。凸块区域210a、凸块区域220a用以与位于半导体芯片上相对应的凸块互连。上述现有技术的缺点在于梳状导电迹线210和梳状导电迹线220具有较细的迹线 (trace)宽度，因此不足以承受较大的电流密度。而为了解决上述缺陷，目前采用增加迹线宽度的方式。然而，这样的方式却会导致设置于凸块区域上的凸块在回焊处理后产生陷落， 因此造成电路的短路。
发明内容
为解决如何既能承受较大电流密度又不会产生凸块在回焊处理后产生陷落的问题，本发明提供改良式的封装基板，以解决上述问题。本发明提供一种封装基板，包括导电图案(conductive pattern)，设于所述封装基板的芯片安置面上；至少一凸块区域，嵌入于所述导电图案中；以及至少一间隙，沿着所述凸块区域设置，以将所述凸块区域与所述导电图案的主体部分分隔开来。本发明还提供一种封装基板，包括第一梳状导电图案，设于所述封装基板的芯片安置面上；第二梳状导电图案，设于所述封装基板的所述芯片安置面上，且所述第一梳状导电图案与所述第二梳状导电图案彼此呈指叉状排列；至少一第一凸块区域，嵌入于所述第一梳状导电图案中；以及至少一第一间隙，沿着所述第一凸块区域设置，以将所述第一凸块区域与所述第一梳状导电图案的主体部分分隔开来。本发明所提出的封装基板，由于间隙是沿着凸块区域而设置的，因此能减少或避免凸块陷落或短路的问题，凸块区域也能进一步地有效避免在现有技术中回焊处理所造成的短路问题。
图1为现有技术中覆晶封装基板的部分芯片安置面的俯视图；图2为根据本发明实施例的覆晶封装基板的部分芯片安置面的俯视图；图3为沿着图2中切线1-1’的部分剖视图；图4A、图4B为具有加宽的梳状导电图案的凸块区域的放大俯视图；图5为根据本发明另一较佳实施例的将芯片(或半导体芯片)安装在封装基板后的剖视图。
具体实施例方式在下文中，将清楚地描述具体实施例的细节，以使本领域的技术人员可据以实施本发明。在不违背本发明宗旨的前提下，相关的具体实施例也可被加以施行，且对于其结构上、逻辑上以及电性上所做的改变仍属本发明所涵盖的范畴。图2为根据本发明实施例的覆晶封装基板的部分芯片安置面的俯视图，图3为沿着图2中切线1-1’的部分剖视图。如图2、图3所示，封装基板30具有芯片安置面30a。芯片安置面30a包括用以分布电源/接地网路300的中央区域301以及包围中央区域301的周边区域302。根据本实施例，电源/接地网路300包括导电图案(本实施例中为加宽的梳状导电图案310)以及另一导电图案(本实施例中为加宽的梳状导电图案320)，加宽的梳状导电图案310、320均设置于中央区域301内。此处所提及的加宽的梳状导电图案310、320 由金属或其他导电物质所构成。虽然导电图案(例如加宽的梳状导电图案310、320)在本实施例中呈现梳状，但根据其他设计上的需求，也可被设计成其他形状。在本实施例中，加宽的梳状导电图案310用以分配接地电压，而加宽的梳状导电图案320用以分配电源电压，反之亦然。加宽的梳状导电图案310以及加宽的梳状导电图案320用以克服电流密度限制所造成的瓶颈，而足以在电源/接地网路平面、输出/输入区域或其他任何需要较高电流密度的区域承受较高的电流密度。根据本实施例，加宽的梳状导电图案310与加宽的梳状导电图案320互相呈指叉状排列，且加宽的梳状导电图案310与加宽的梳状导电图案320之间具有间隙S。如图3所示，至少一介层导孔312用以将加宽的梳状导电图案310电连接至下层导电层120。至少一介层导孔322用以将加宽的梳状导电图案320电连接至下层导电层122。如图2所示，介层导孔312可被加宽的梳状导电图案310覆盖和/或与加宽的梳状导电图案310完全重叠。 介层导孔322可被加宽的梳状导电图案320覆盖和/或与加宽的梳状导电图案320完全重叠。多个凸块区域(或凸块迹线)310a以及多个凸块区域(或凸块迹线)320a分别设置于加宽的梳状导电图案310以及加宽的梳状导电图案320中。凸块区域310a、凸块区域 320a用以与位于半导体芯片上对应的凸块互连，半导体芯片上对应的凸块例如为铜柱凸块。举例而言，对于半导体芯片上尺寸大小为45 μ m χ 90 μ m的铜柱凸块，每一个凸块区域 310a以及凸块区域320a可具有25μπι χ 110 μ m的尺寸，且其俯视形状为细长形。根据本实施例，每一个凸块区域310a、320a实质上可具有介于10 μ m至40 μ m间的宽度，以及实质上具有介于70 μ m至130 μ m间的长度。更精确地说，凸块区域310a以及凸块区域320a可分别嵌入于加宽的梳状导电图案310以及加宽的梳状导电图案320内。举例而言，凸块区域310a、凸块区域320a可分别沿着加宽的梳状导电图案310以及加宽的梳状导电图案320 的边缘设置。一些凸块区域310a、凸块区域320a可分别凸出于加宽的梳状导电图案310、 加宽的梳状导电图案320的末梢端，因此凸块区域310a、凸块区域320a便不会被加宽的梳状导电图案310、加宽的梳状导电图案320所包围。一些凸块区域310a、凸块区域320a可以分别地更远离于加宽的梳状导电图案310、加宽的梳状导电图案320的边缘，因此凸块区域310a、凸块区域320a可被导电块310b所包围。上述导电块310b可由金属或其他导电材料所构成。图4A、图4B为具有加宽的梳状导电图案的凸块区域的放大俯视图。如图4A所示， 凸块区域310a沿着加宽的梳状导电图案310的边缘设置，单边的间隙310c能沿着至少一凸块区域310a而设置，使得至少一凸块区域310a与加宽的梳状导电图案310的主体部分分隔开来。如图4B所示，对于远离于加宽的梳状导电图案310边缘的凸块区域310a，可在细长形的凸块区域310a的相对两侧分别设置一对间隙310c。因此，根据凸块区域的位置， 或是其他设计上的需求，凸块区域可以具有不同的外形。设置间隙310c的目的，在于可提升覆晶封装过程中的可靠度。相同地，间隙320c设置于加宽的梳状导电图案320中，用以限定凸块区域320a的外形，使得凸块区域320a与加宽的梳状导电图案320的主体部分分隔开来。间隙310c、320c可以呈现任何合适的外形，举例而言，半月形、矩形、多边形或不规则形状。更进一步地，间隙310c、320c的外形以及凸块区域310a、320a的外形可根据芯片上凸块的外形或其他设计上的需求而加以改变。图5为根据本发明另一较佳实施例的将芯片(或半导体芯片)400安装在封装基板100后的剖视图。如图5所示，芯片400安装于封装基板30的芯片安置面30a上，且芯片 400的主动面朝向封装基板30。芯片400的电路经由新颖的迹线上的凸块互连结构(bump on trace interconnection scheme)而与封装基板30的电路互连。举例而言，对于采用迹线上的凸块互连结构的芯片400，芯片400的主动面上设有细长形的铜柱凸块410a、铜柱凸块410b，且铜柱凸块410a、铜柱凸块410b的位置分别对应至位于封装基板30上的凸块区域310a、凸块区域320a。至少铜柱凸块410a、铜柱凸块410b其中之一可由金属堆叠结构(metal stack)所构成，所述金属堆叠结构包括凸块底金层(under bump metallurgy，以下简称为“UBM”)， 例如，溅镀UBM层(图中未示出)；铜层412，例如，电镀铜层；以及焊锡盖层414。在本实
6施例中，铜柱凸块410a、铜柱凸块410b的俯视形状为椭圆形，且至少铜柱凸块410a、铜柱凸块410b其中之一的俯视形状呈现圆滑且稍微延长的外观。本发明的优势在于，由于间隙 310c、间隙320c是分别沿着至少一凸块区域310a、凸块区域320a而设置，因此能减少或避免凸块陷落或短路的问题。铜柱凸块也能进一步地有效避免在现有技术中回焊处理所造成的短路问题。举例来说，在覆晶组装过程中，铜柱凸块410a、铜柱凸块410b分别连接至凸块区域310a、凸块区域320a。因为铜柱凸块410a和铜柱凸块410b具有较小的尺寸，因此可以降低产生于封装体的应力、增加凸块至迹线的间距、并且有效避免凸块与迹线的桥接 (bridging)问题。经过回焊加工后，覆晶填充(或覆晶填充材料)402可被填充至芯片400 与封装基板30之间的间隙，此间隙具有较高的间隙高度。较高的间隙高度意味着有利于覆晶填充加工。根据此实施例，覆晶填充402可以是毛细型覆晶填充(capillary underfill, CUF)、模塑型覆晶填充(molded underfill, MUF)或上述类型的组合。此外，根据本发明的实施例，至少一位于图2中的中央区域301并未被防焊膜(图未示)覆盖住。在其他实施例中，如图2中的中央区域301以及周边区域302均未被防焊膜覆盖住。这是因为间隙310c、320c是分别沿着至少一凸块区域310a、凸块区域320a而设置的，因此可避免或减少凸块陷落或短路的情形发生。铜柱凸块也能进一步地有效减轻或避免在现有技术中起因于回焊处理的短路问题。由于电源/接地网路300包括加宽的梳状导电图案310、加宽的梳状导电图案320，因此可承受较高的电流密度。如图2所示，需要注意的是，本实施例应用于电源/接地网路300，但仅作为示意用。本发明仍可应用于高电源消耗的信号线或是任何足以承载大电流的信号线。以上所述仅为本发明的较佳实施方式，凡依本发明权利要求所做的均等变化和修饰，均应属本发明的涵盖范围。
权利要求
1.一种封装基板，其特征在于，包括导电图案，设于所述封装基板的芯片安置面上；至少一凸块区域，嵌入于所述导电图案中；以及至少一间隙，沿着所述凸块区域设置，以将所述凸块区域与所述导电图案的主体部分分隔开来。
2.如权利要求1所述的封装基板，其特征在于，所述凸块区域的俯视形状为细长形。
3.如权利要求2所述的封装基板，其特征在于，所述凸块区域的宽度介于ΙΟμπι至 40 μ m之间，长度介于70μπι至130μπι之间。
4.如权利要求1所述的封装基板，其特征在于，所述至少一间隙位于所述导电图案内部，并位于所述凸块区域的一边缘与所述导电图案的所述主体部分之间。
5.如权利要求1所述的封装基板，其特征在于，所述导电图案为梳状导电图案。
6.如权利要求1所述的封装基板，其特征在于，所述芯片安置面包括用以分布电源/接地网路的中央区域，以及围绕所述中央区域的外围区域。
7.如权利要求6所述的封装基板，其特征在于，所述导电图案及所述凸块区域位于所述中央区域。
8.如权利要求6所述的封装基板，其特征在于，其中至少所述中央区域不被防焊膜覆盖住。
9.如权利要求8所述的封装基板，其特征在于，其中所述中央区域与所述外围区域均不被所述防焊膜覆盖住。
10.如权利要求1所述的封装基板，其特征在于，所述芯片安置面上还包括至少一介层导孔将所述导电图案电连接至下层导电层。
11.一种封装基板，其特征在于，包括第一梳状导电图案，设于所述封装基板的芯片安置面上；第二梳状导电图案，设于所述封装基板的所述芯片安置面上，且所述第一梳状导电图案与所述第二梳状导电图案彼此呈指叉状排列；至少一第一凸块区域，嵌入于所述第一梳状导电图案中；以及至少一第一间隙，沿着所述第一凸块区域设置，以将所述第一凸块区域与所述第一梳状导电图案的主体部分分隔开来。
12.如权利要求11所述的封装基板，其特征在于，所述第一凸块区域的俯视形状为细长形。
13.如权利要求12所述的封装基板，其特征在于，所述第一凸块区域的宽度介于ΙΟμπι 至40μπι之间，长度介于70μπι至130μπι之间。
14.如权利要求11所述的封装基板，其特征在于，所述至少一第一间隙位于所述第一梳状导电图案内部，并位于所述第一凸块区域的边缘与所述第一梳状导电图案的主体部分之间。
15.如权利要求11所述的封装基板，其特征在于，所述封装基板还包括第二凸块区域， 嵌入于所述第二梳状导电图案中，且至少一第二间隙，设置于所述第二梳状导电图案内部， 并位于所述第二凸块区域的一边缘与所述第二梳状导电图案的主体部分之间。
16.如权利要求11所述的封装基板，其特征在于，其中所述芯片安置面包括用以分布电源/接地网路的中央区域，以及围绕着所述中央区域的外围区域。
17.如权利要求16所述的封装基板，其特征在于，其中所述第一梳状导电图案与所述第二梳状导电图案均位于所述中央区域。
18.如权利要求16所述的封装基板，其特征在于，其中至少所述中央区域不被防焊膜覆盖住。
19.如权利要求18所述的封装基板，其特征在于，其中所述中央区域与所述外围区域均不被所述防焊膜覆盖住。
20.如权利要求11所述的封装基板，其特征在于，其中所述芯片安置面包括至少一第一介层导孔与至少一第二介层导孔，分别将所述第一梳状导电图案与所述第二梳状导电图案电连接于下层导电层。
全文摘要
本发明公开了一种封装基板。封装基板包括导电图案，设于所述封装基板的芯片安置面上；至少一凸块区域，嵌入于所述导电图案中；以及至少一间隙，沿着所述凸块区域设置，以将所述凸块区域与所述导电图案的主体部分分隔隔开来。本发明所提出的封装基板，由于间隙是沿着凸块区域而设置的，因此能减少或避免凸块陷落或短路的问题，凸块区域也能进一步地有效避免在现有技术中回焊处理所造成的短路问题。
文档编号H01L23/50GK102376681SQ20111021776
公开日2012年3月14日 申请日期2011年8月1日 优先权日2010年8月6日
发明者林子闳, 童耿直, 黄清流 申请人:联发科技股份有限公司