专利名称：介电堆栈的制作方法
技术领域：
本发明是关于一种介电堆栈。
背景技术：
非易失性存储器(Non-volatile memory,NVM)电路一直广泛用于编码及数据储存的应用。NVM电路的重要关键在于其效能，包括持久性(编程或写入/擦除周期的数目)、 在写入/擦除循环之后的数据保存以及擦除速度。在业界里，NVM技术的效能一直是最受广泛讨论的特征。通常，即使处在极端的周遭温度下，NVM电路应该可以耐受十万至一百万个程序周期以保存数据超过20年。一种NVM电路是为硅-氧化物-氮化物-氧化物-硅(SONOS)NVM电路。在 SONOS类型的NVM电路中，例如编程及擦除的存储器操作包含氧化物-氮化物-氧化物 (oxide-nitride-oxide)介电堆栈的氮化层的电荷的充电或放电。电荷的充电及放电可通过例如!7Owler Nordheim(FN)穿隧及 / 或热载子注入(hot carrier injection，HCI)达成。介电堆栈的各层的厚度是重要的，因为它们会影响编程以及擦除速度。例如较厚的储存层导致慢的擦除速度，而较薄的储存层导致慢的编程速度。这可能因为小的操作窗 (operating window)而影响到产能。其它层的厚度以及储存堆栈的整体厚度亦对存储器单元的效能及可靠度产生影响。例如，较薄的介电层及底部氧化物增加擦除速度，但可能造成数据保存的问题。因此，不同层厚度的严格控制对于NVM电路的效能及可靠度非常重要。
发明内容
本发明是揭露一种形成器件的方法。该方法包括提供衬底且于该衬底上形成具有形成厚度Tfd的器件层。具有形成厚度Trc的盖体层是形成该衬底上。形成该盖体层消耗该器件层所需的量，造成该器件层的厚度大约为目标厚度TTD。该盖体层的厚度是由Trc调整为大约目标厚度TTC。本发明亦揭露一种器件。该器件包含衬底以及在包含目标厚度Ttfd的第一器件层， 该第一器件层在该衬底上。该器件亦包括在该衬底上且在具有目标厚度Ttsd的该第一器件层上方的第二器件层。该第二器件层的下层部分包含该第一器件层所消耗的上层部分。这些目的以及其它目的，随着本发明此处所揭露的优点及特征，将经由参照下列叙述以及伴随图式变得显而易见。此外，应了解此处所述各种实施例的特征并非互相排斥， 而是可以各种排列及组合存在。在另一实施例中，亦揭露一种形成器件的方法。该方法包括于衬底上形成具有基底目标厚度Ttb的基底介电层。储存介电层是形成于该基底介电层上。该储存介电层具有储存形成厚度TFS。上层介电层是形成于具有上层形成厚度Tfu的该储存介电层上。形成的该上层介电层消耗该储存介电层所需的量，以产生具有储存目标厚度Tts的储存介电层。调整该上层介电层的Tfu至大约上层目标厚度Ττυ。
这些目的以及其它目的，随着本发明此处所揭露的优点及特征，将经由参照下列叙述以及伴随图式变得显而易见。此外，应了解此处所述各种实施例的特征并非互相排斥， 而是可以各种排列及组合存在。
在图式中，相同的组件标号于不同图式中是指相同组件。再者，图式并非为实际比例，其在本发明的图式上所强调的是发明原理。在下列叙述中，本发明的各种实施例是伴随下列图式叙述，其中图Ia至Ib显示介电堆栈的各种实施例的剖面图；图2显示氮化物消耗相对于氧化物成长的关系；图3显示用于形成介电堆栈的工艺流程的实施例；图4显示一器件的实施例；以及图fe至5g显示形成记体单元实施例的工艺的剖面图。
具体实施例方式实施例大体上是有关于形成具有严格厚度控制的介电堆栈。介电堆栈可使用于半导体器件中。例如，介电堆栈可被用来形成器件，例如非易失性存储器器件。此类存储器器件可整合至例如USB或其它类型的可携式储存单元的独立存储器器件内，或整合至例如微控制器或单芯片系统(SoC)的IC内。该器件或IC可整合至例如计算机、行动电话以及个人数字助理(PDA)的消费性电子产品，或与其一起使用。图Ia显示介电堆栈110的实施例100。如图所示，介电堆栈是设置于衬底105上。 使用于半导体器件中的各种类型的衬底亦可使用。例如，衬底可包含硅晶圆，例如轻浓度P 型掺杂衬底晶圆。亦可使用其它类型的衬底，包括硅锗或绝缘体上覆硅(SOI)晶圆。衬底可为裸体衬底(bare substrate)。在其它实施例中，衬底可包括衬底内或衬底上的特征，例如掺杂区域、隔离区域、栅极或其中的结合。在一实施例中，介电栅极堆栈包括设置于衬底上的至少第一介电层130及第二介电层140。第二介电层是设置于第一介电层上方。在一实施例中，第一层包含电荷储存层。 电荷储存层包含例如氮化硅。亦可使用具有储存电荷能力的其它类型材料以作为第一介电层。第二介电层包含盖体层(capping layer)。盖体层提供例如抑制电荷流动至储存层下器件层上的，例如栅极。在一实施例中，盖体层包含硅氧化物。在一实施例中，盖体层包含临场蒸气产生技术(in-situ steam generated, ISSG)的硅氧化物。亦可使用其它盖体材料。在一实施例中，不同层的介电堆栈是以所需厚度形成。介电堆栈不同层的所需厚度可紧密关联地控制。在一实施例中，介电堆栈不同层的所需厚度可由晶圆至晶圆或晶圆批(wafer lot)至晶圆批紧密关联地控制。在一实施例中，第二或上层介电层的下层部分135包含第一或下层介电层的消耗的上层部分。提供上层介电层的下层部分可紧密关联地控制下层介电层的IY厚度，其中，上层介电层包含下层介电层的消耗的上层部分。例如，可选择消耗的量以产生所需的IV。在一实施例中，上层介电层的顶面142包含蚀刻顶面。蚀刻顶面起因于上层介电层变薄至所需的厚度T 。此有助于紧密关联地控制厚度Τ 。例如，厚度Tu的变化可在晶圆或许多晶圆之间控制在1至2埃范围内。在其它实施例中，上层介电层的顶面可为未蚀刻表面。图Ib显示介电堆栈110的另一实施例100。如图所示，介电堆栈是设置于衬底105 上。使用于半导体器件中的各种类型的衬底亦可使用。例如，衬底可包含硅晶圆，例如轻浓度P型掺杂衬底晶圆。亦可使用其它类型的衬底，包括硅锗或绝缘体上覆硅(SOI)晶圆。衬底可为裸体衬底。在其它实施例中，衬底可包括衬底内或衬底上的特征，例如掺杂区域、隔离区域、栅极或其中的结合。介电堆栈类似于图Ia的介电堆栈。此外，介电堆栈包括位于第一及第二介电层 130、140下方的基底介电层120。基底介电层作为例如隧道层(tunneling layer)。在一实施例中，基底介电层包含硅氧化物。亦可使用其它类型的基底介电层。例如，基底层可包含氮化硅氧化物。基底介电层包含厚度TB。在一实施例中，可紧密关联地控制厚度TB。在一实施例中，基底介电层包含热硅氧化物或氮化硅氧化物。亦可使用厚度受到紧密关联地控制的其它类型的基底介电层。例如，基底介电层可包含ISSG硅氧化物或氮化硅氧化物。至于第一及第二介电层130、140，其是类似于图Ia所述的第一及第二介电层。在替代实施例中，第一及第二介电层可重复形成多层一氧化氮(NO)堆栈于基底介电层上。亦可使用形成介电堆栈的介电层的其它组态。介电堆栈可作为例如晶体管的栅极介电层。在其它实施例中，介电堆栈可作为NVM 存储器单元的栅极介电层或栅极间介电层(intergate dielectric)。亦可使用用于其它目的实施的介电堆栈。进行实验以决定基于第二介电层成长的第一介电层的消耗。在一实施例中，是决定氮化硅的消耗相对于ISSG硅氧化物的成长的关系。图2绘出下方氮化硅的消耗相对于 ISSG硅氧化物的成长的关系图。如图所示，氧化物成长相对于氮化物消耗的斜率为y = 1. 6301X-1. 0003基于第二介电层的成长相对于第一介电层的消耗之间的关系，第一介电层的厚度可通过其消耗量而受到准确控制。例如，氮化硅层的厚度可通过消耗基于ISSG硅氧化物成长所需的量而准确地控制。在其它实施例中，成长率以及消耗率亦可取决于其它类型的材料。图3显示用以形成介电堆栈的工艺流程300。在步骤310中，是提供一种用来进行处理的衬底。可使用用在半导体器件中的各种类型的衬底。例如，衬底可包含硅晶圆，例如轻浓度P型掺杂衬底晶圆。其它类型的衬底，包括硅锗或绝缘体上覆硅(SOI)晶圆亦可使用。衬底可在例如衬底内或衬底上预备有器件特征，例如掺杂区域、隔离区域、栅极或其中的结合。在一实施例中，衬底是在形成存储器单元的介电堆栈的阶段进行预备，例如栅极介电层或栅极间介电层。在其它阶段的处理提供预备衬底(pr印ared substrate)亦是有用的。在一实施例中，基底层是形成于预备衬底上。在一实施例中，基底层包含隧道层。 在一实施例中，基底层包含硅氧化物。硅氧化物可通过热氧化形成于衬底上。在其它实施例中，基底层可通过ISSG形成。亦可使用其它类型的基底层，例如氮化硅氧化物。在一实施例中，基底层是形成可严格控制的厚度TB。目标厚度Tb可为例如大约20至70埃。此目标厚度Tb从晶圆至晶圆或从批至批可具有大约正负0. 5埃的变化。此造成大约1. 5%的厚度控制。亦可使用其它技术形成基底层。其它技术可较佳地造成紧密关联控制的厚度TB。在步骤320中，是形成器件储存层于衬底上。在具有基底层的情况中，器件层是形成于基底层上。在其它实施例中，器件层是形成于预备衬底上。器件层作为例如储存电荷的储存层。亦可使用其它类型的器件层。在一实施例中，储存层包含氮化硅。氮化硅可通过化学气相沉积(CVD)形成。形成其它类型的储存层或使用其它技术亦为有用。形成的器件层厚度是为TFD。在一实施例中，Tfd是设计为大于器件层的目标厚度TTD。在形成器件层后，其厚度是于步骤330量测。器件层的厚度可使用各种计量技术量测，例如穿透式电子显微镜(transmission electron microscopy,TEM)以及椭圆偏振技术(ellipsometry)。器件层量测的厚度等于TM。可根据设定使用不同的取样尺寸。例如， 可量测2至3个晶圆以获得一批晶圆中的Tm。在步骤340中，工艺持续于器件层上形成盖体层。盖体作为例如介电堆栈的阻挡层以阻挡电荷从例如栅极上方流动至器件层或储存层。在一实施例中，盖体层包含硅氧化物。亦可使用其它类型的盖体层。形成的盖体层消耗一部份器件层。器件层的消耗量是取决于盖体层成长的量。在一实施例中，盖体层是通过ISSG工艺形成。例如，硅氧化物盖体层是通过ISSG工艺形成。亦可使用其它类型的工艺形成盖体层(形成该盖体层的同时会消耗下方器件层)。盖体层是形成具有厚度TF。。形成的盖体层消耗下方器件层特定的量。在一实施例中，形成具有厚度Trc的盖体层产生具有等于厚度Ttd的器件层。在一实施例中，形成的盖体层厚度Trc是至少等于盖体层的目标厚度Ττ。。在一实施例中，形成的盖体层厚度Trc是大于Ττ。。例如，形成具有目标厚度Trc的盖体层应该不会消耗过多的器件层。可建立数据库以含有基于器件层Tsffi形成盖体层的配方(recipe)，以产生具有目标厚度Ttd的最终的器件层。基于用以形成盖体层的配方，可计算或决定形成的盖体层厚度 Tfco亦可采用用以决定Trc的其它技术。例如，形成的盖体层可通过计量技术量测。一旦计算或决定了 Trc，盖体层的厚度是调整为目标厚度Ττ。。可通过蚀刻减少Trc 至大约Ttc而达成盖体层厚度的调整。蚀刻包含例如具有像是稀释氢氟酸的蚀刻液的湿蚀刻。工艺可继续于步骤360形成器件。例如，工艺接着形成存储器单元。工艺可进一步接着形成集成电路。集成电路可为存储器IC或包括存储器单元的IC。在替代实施例中，产生具有Ttd的器件层的Trc可能小于Ττ。。此例中，盖体层的厚度的调整包含形成额外的盖体层于先前形成的盖体层之上，以产生具有厚度等于Trc的盖体层。形成的盖体层是不需消耗下方的器件层便能达成。例如，盖体层是通过低压化学气相沉积(LPCVD)形成。此维持器件层的厚度于TTD。图4显示器件400的一实施例。器件包括晶体管409。晶体管可为例如非易失性存储器单元。亦可使用其它类型的晶体管。晶体管是设置于衬底105的单元区域408中。 衬底可包含硅晶圆，例如轻浓度P型掺杂衬底晶圆。亦可使用其它类型的衬底，包括硅锗或绝缘体上覆硅(SOI)晶圆。单元区域是通过隔离区域(未图标)与其它器件区域隔离。隔离区域包含例如浅沟槽隔离(STI)区域。亦可采用其它类型的隔离区域。单元区域可包括掺杂井(未图标)。 掺杂井可包含第二极性的掺杂物。掺杂井作为第一极性器件的主动或单元区域。
在一实施例中，晶体管包含设置于衬底上的栅极460。栅极包含栅极介电层110上方的栅极电极445。栅极电极包含例如多晶硅。亦可使用其它类型的栅极电极材料形成栅极电极，例如金属及复晶硅化物(polycides)。栅极电极可通过例如离子布值掺杂。根据应用，栅极电极可通过η型掺杂物或ρ型掺杂物，掺杂形成为N+或P+掺杂栅极电极。在一实施例中，栅极介电层包含具有多层介电层的介电堆栈。在一实施例中，栅极介电堆栈包括在电荷储存层130上方的至少一盖体层140，如图1所述。在一实施例中，栅极介电堆栈包含电荷储存及盖体层下方的基底层120，如图Ib所述。介电间隔件(未图标)可视需要地提供于栅极的侧壁上。间隔件可包含氮化硅。 亦可采用其它类型的间隔件。例如，间隔件可包括多层间隔件。第一及第二掺杂区域450a_b是设置邻接于栅极。第一掺杂区域以及第二掺杂区域包含第一极性的掺杂物，其与第二极性相反。第一掺杂区域以及第二掺杂区域形成晶体管的源极/漏极(S/D)扩散区域。掺杂区域作为例如晶体管的端子(terminal)。掺杂区域可包括轻浓度掺杂部分及重浓度掺杂部分。轻浓度掺杂部分作为栅极下方延伸的延伸区域。轻浓度掺杂部分可为轻浓度掺杂漏极(lightly doped drain ;LDD)，包括双重扩散漏极(double diffused drain ；DDD) 0重浓度掺杂部分是与栅极间隔开来。重浓度掺杂区域可基于间隔件宽度而间隔开来。掺杂区域表面与栅极电极可设有金属硅化物接点。层间介电(ILD)层(未图标) 可设置在覆盖晶体管的衬底上。层间介电层可作为前金属介电(premetal dielectric, PMD)层。可使用各种材料形成PMD层，例如硼磷硅玻璃(BPSG)、磷硅酸玻璃(PSG)、HDP氧化物、四乙氧基硅烷(TEOS)或HARP。亦可使用其它类型的介电材料。接点是形成于前金属介电层中以提供连接至晶体管的不同端子。接触包含了例如像是钨的导电材料。亦可采用其它类型的导电材料。接点可包括接触衬垫(contact liner)。亦可使用各种类型的接触衬垫。接触衬垫可为例如钛(Ti)、氮化钛(TiN)或其结合。在一些实施例中，衬垫包含复合衬垫(composite liner)，复合衬垫包含Ti及TiN的组合，例如Ti/TiN或Ti/TiN/Ti。亦可采用其它类型的衬垫。在一实施例中，提供耦合至掺杂区域以与栅极的接点。第一掺杂区域可耦合至源极线，第二掺杂区域可耦合至位线，而栅极可耦合至字线。根据施加于不同端子的偏压电压，电荷会于电荷储存层与基底层之间来回穿隧以达到编程及擦除的目的。可使用字线、位线以及源极线将多个单元互连以形成存储器阵列。在其它实施例中，介电堆栈可与其它类型的存储器单元一起使用，例如分离栅极存储器单元(split gate memory cell)、浮栅穿隧氧化物(FL0T0X)型单元、EPROM穿隧氧化物(ETOX)型单元以及其它类型的器件。图5a_5g显示形成器件或IC的工艺500的实施例剖面图。参阅图fe，是提供一种衬底105。该衬底可包含硅衬底，例如轻浓度P型掺杂衬底。亦可使用其它类型的衬底，包括硅锗或绝缘体上覆硅(SOI)。如图如所示，单元区域508是预备于衬底中。虽然只显示一个单元区域，然而， 应了解到衬底可包括其它区域(未图标)。例如，衬底可包括阵列区域的其它单元区域以及逻辑区域，其中，存储器单元是形成于阵列区域的其它单元区域中，逻辑器件是形成于逻辑区域中。逻辑区域可包括例如用于器件的区域，例如用于存取存储器阵列的支持器件(support device)。此外，逻辑区域可包括其它类型的器件，是根据形成的IC的类型而定。 逻辑区域可包括例如用于不同电压器件的区域。例如，逻辑区域可包括用于高电压器件、中电压器件以及低电压器件的区域。亦可使用其它组态的逻辑区域。单元区域是通过隔离区域580与其它区域分离。隔离区域包含例如浅沟槽隔离 (STI)。可实施各种工艺以形成STI区域。例如，可使用蚀刻以及掩膜技术蚀刻衬底，以形成沟槽，沟槽接着以例如硅氧化物的介电材料填充。可执行化学机械研磨(CMP)以移除过多的氧化物以及提供平坦的衬底顶面。STI区域可在例如形成掺杂井之前或之后形成。亦可使用其它工艺或材料以形成STI。在其它实施例中，隔离可为其它类型的隔离区域。掺杂井509是形成于单元区域。在一实施例中，掺杂井包含第二极性的掺杂物。使用第二极性掺杂物的掺杂井以形成第一极性器件。在一实施例中，掺杂井包含P型掺杂井以形成η型器件。或者，掺杂井包含η型掺杂井以形成P型器件。掺杂井可通过注入具有所需剂量及能量的适当掺杂物至衬底内而形成。掺杂物类型、剂量和能量可视将形成的器件的类型而定。衬底可包括其它类型的器件区域，用于支持其它类型的器件。例如，衬底可包括P 型及η型器件，例如高、中及低电压ρ型及η型器件。提供各种类型的η型及ρ型井给这些器件。各种井可通过使用注入掩膜的个别注入工艺形成。P型掺杂物可包括硼(B)、铝(Al)、 铟(In)或其中的结合，而η型掺杂物可包括磷(P)、砷(As)、锑(Sb)或其中的结合。图恥中，基底层120是形成于衬底表面上。在一实施例中，基底层作为隧道层。基底层包含例如硅氧化物。亦可使用其它类型的基底层，例如氮化硅氧化物。在一实施例中， 基底层是通过热工艺形成，例如热氧化。在其它实施例中，基底层可通过ISSG形成。在又其它实施例中，基底层可通过其它类型的工艺形成。例如，基底层可通过化学气相沉积(CVD) 形成，例如低压化学气相沉积(LPCVD)。基底层包含厚度ΤΒ。在一实施例中，Tb大约等于目标厚度ΤΤΒ。较佳地，Tb可紧密关联地控制为大约等于ΤΤΒ。例如，基底层可以形成为具有大约35埃的TTB。Tb可控制在晶圆至晶圆或批至批大约正负0. 5埃的变化内。此造成基底层的厚度从Ttb变化大约正负 1.5%。亦可使用其它基底层厚度或变化。参阅图5c，器件层532是形成于衬底上。器件层作为例如储存电荷的储存层。亦可使用其它类型的器件层。在一实施例中，器件层包含氮化硅。氮化硅可通过化学气相沉积(CVD)形成。亦可使用其它技术形成其它类型的器件层或储存层。例如，器件层可包含氮化硅或通过去耦电浆氮化(decoupled plasma nitridation，DPN)形成的氮化物。形成的器件层厚度是为TFD。Tfd是设计为例如至少等于器件层的目标厚度TTD。在一实施例中， Tfd是大于器件层的目标厚度TTD。在形成器件层后，量测其厚度。器件层的厚度可使用各种计量技术量测，例如TEM 或椭圆偏振技术。器件层量测的厚度等于Tm。图5d中，盖体层140是形成于器件层上。盖体层作为例如介电堆栈的阻挡层以阻挡电荷从例如栅极电极流动至器件层。在一实施例中，盖体层包含硅氧化物。亦可使用其它类型的盖体层，例如Al2O315在一实施例中，盖体层的目标厚度Ttc大约为50埃。亦可使用其它Trc的值。在一实施例中，形成的盖体层消耗一部份器件层。器件层的消耗量是取决于盖体
9层成长的量。在一实施例中，盖体层是通过ISSG工艺形成。例如，硅氧化物盖体层是通过 ISSG工艺形成。亦可使用用以形成盖体层的其它类型工艺，盖体层在形成的同时也消耗下方器件层。为形成盖体层，是选择盖体层配方。可从配方数据库中选择盖体层配方。可储存配方于例如计算机中或用以形成盖体层的工具中。在一实施例中，盖体层配方决定形成的盖体层整体的厚度Trc以及下方电荷储存层消耗的量。在一实施例中，所选择的配方取决于器件层量测的的厚度Tm。例如，基于Tm，盖体层配方是被选择成形成的盖体层消耗下方器件层所需的量，以产生具有大约等于器件层的目标厚度Ttd的厚度的器件层。在一实施例中，形成的器件层的厚度Tfd应具有足够的厚度以产生具有Ttd的器件层130以及具有至少目标厚度Trc的盖体层。例如，形成具有目标厚度Trc的盖体层应该不至于导致过多的器件层消耗。在一实施例中，形成的盖体层的厚度 Tfc产生具有大约Ttd的器件层以及大于盖体层的目标厚度Trc的盖体层。盖体层的整体厚度可取决于所选择的配方。在其它实施例中，盖体层的整体厚度 Tfc可使用例如各种计量技术量测。在一实施例中，盖体层的厚度是由Trc调整至Trc，如图k所示。盖体层的厚度可例如通过湿蚀刻(wet etch)或湿清洗(wet clean)加以调整。在一实施例中，湿清洗使用稀释氢氟酸作为蚀刻液。亦可使用其它蚀刻液的湿清洗。湿清洗的蚀刻率是取决于例如湿浸时间(wet dip time)。基于蚀刻率，可决定湿清洗的持续时间以产生具有大约等于Trc的厚度的盖体层。亦可采用其它类型的工艺以调整盖体层厚度。在替代实施例中，所选择的配方消耗下方器件层所需的量，以产生具有大约等于器件层的目标厚度Ttd的厚度的器件层，而导致形成的盖体层的厚度Trc小于目标厚度TTC。 此例中，调整盖体层的厚度可包含形成次要盖体层于盖体层(主要盖体层)上，以产生具有目标厚度Trc的整体盖体层。在一实施例中，形成的次要盖体层并不消耗下方器件层。参阅图5f，栅极电极层560是形成于介电堆栈上方的衬底上。在一实施例中， 栅极电极层包含多晶硅。栅极电极层可形成为非结晶层(amorphous layer)或结晶层 (non-amorphous layer) 0可对栅极电极进行掺杂。可采用各种技术以掺杂栅极电极，例如使用离子布注。亦可通过原地掺杂来掺杂栅极电极层。亦可提供未掺杂的栅极电极层。亦可使用其它类型的栅极电极材料。栅极电极层的厚度可为大约800至2000埃。亦可使用其它厚度。为形成栅极电极层，可使用例如化学气相沉积的技术。亦可使用其它技术以形成栅极电极层。图5g中，衬底是经图案化而形成栅极堆栈410。例如，栅极电极层以及介电堆栈是经图案化而形成包含栅极电极445以与栅极介电堆栈110的栅极堆栈。可使用例如掩膜及蚀刻的技术。例如，光刻胶层是形成于栅极电极层上，且被图案化而暴露出某些部分。执行例如反应性离子蚀刻(RIE)的非等向性蚀刻以移除栅极电极层以与栅极介电堆栈的暴露部分。为改善光刻分辨率(lithographic resolution)，可提供防反射涂层 (anti-reflective coating, ARC)于光刻胶下方。其它实施例中，可采用硬掩膜以图案化栅极电极层。工艺持续进行以形成器件。例如，额外的处理可包括移除掩膜层且形成邻接栅极的掺杂区域的第一部份。第一部份，作为例如源极/漏极延伸区域，其可通过注入例如第一极性的离子形成。使用栅极以及隔离区域作为注入掩膜，注入物可被自我对齐 (self-aligned)。侧壁间隔件可在形成源极/漏极延伸区域之后，形成于栅极的侧壁上。 栅极侧壁间隔件包含例如氮化物。亦可使用其它类型的间隔件材料。为形成侧壁间隔件， 间隔件介电层是沉积于衬底上。间隔件可通过各种技术形成，例如电浆增强化学气相沉积 (plasma enhanced chemical vapor deposition, PECVD)。亦可使用其它技术形成间隔件介电层。间隔件介电层后续受到非等向性蚀刻，例如通过反应性离子蚀刻，以移除水平部分，留下侧壁上的非水平部分作为间隔件。工艺可进一步持续形成晶体管掺杂区域的第二部分、硅化物接点、PMD层、接至单元端子的接点以及用以耦合端子的一个或多个互连层，例如控制栅极线、字线、位线、源极线及井位能(well potential)以及其它器件的互连。额外的工艺亦可包括最终钝化、切割、组装及封装以完成IC。亦可使用其它工艺。例如，像是低电压、中电压及高电压输入/ 输出器件的其它组件可在形成互连之前形成。可形成存储器单元做为存储器器件或嵌入部分IC0本发明可实施为其它特定形式而不悖离其精神或实质特征。因此，在各层面所考虑的先前实施例仅为说明而非用于此处限制本发明。本发明的范围是由附加的权利要求所表示，而非先前所述内容，并且此处权利要求的等效范围意义内的所有改变亦被包含于其中。
权利要求
1.一种形成器件的方法，包含 提供一衬底；于该衬底上形成具有形成厚度Tfd的器件层；于该衬底上形成具有形成厚度Trc的盖体层，其中形成该盖体层消耗该器件层所需的量，以造成该器件层的厚度大约为目标厚度Ttd ；以及将该盖体层的厚度自Trc调整至大约目标厚度TTC。
2.如权利要求1所述的方法，还包含在形成该器件层之前热形成介电层。
3.如权利要求1所述的方法，还包含量测该Tfd以获得量测的该器件层Tm的量测厚度。
4.如权利要求3所述的方法，其中，该Trc是由该Tsffi决定或计算。
5.如权利要求1所述的方法，其中，将该Trc调整至大约该Trc包含蚀刻。
6.如权利要求1所述的方法，其中，该器件层包含电荷储存层。
7.如权利要求1所述的方法，其中，该器件层包含氮化物材料，而该盖体层包含热成长氧化物材料。
8.如权利要求1所述的方法，其中，该器件层所消耗的量是取决于该盖体层所成长的量。
9.如权利要求1所述的方法，其中，该盖体层是通过热氧化形成。
10.如权利要求1所述的方法，其中，形成该盖体层包含选择决定该Trc及该器件层所消耗的量的配方。
11.如权利要求1所述的方法，其中，将该Trc调整至大约该Trc包含湿蚀刻或湿清洗。
12.—种器件，包含 衬底；第一器件层，其位在该衬底上包含目标厚度Ttfd ；以及第二器件层，其位在该衬底上且位在具有目标厚度Ttsd的该第一器件层上方，其中，该第二器件层的下层部分包含该第一器件层所消耗的上层部分。
13.如权利要求12所述的器件，其中， 该第一器件层包含第一介电材料；以及该第二器件层包含第二介电材料。
14.如权利要求12所述的器件，其中，该第二器件层的顶面包含蚀刻表面。
15.如权利要求12所述的器件，包含第三器件层，其位在该第一器件层下方。
16.如权利要求15所述的器件，其中，该第一、第二及第三器件层形成介电堆栈。
17.如权利要求12所述的器件，其中，该厚度Ttfd及Ttsd是紧密关联地受到控制。
18.一种形成器件的方法，包含于衬底上形成具有基底目标厚度Ttb的基底介电层； 于该基底介电层上形成储存介电层，该储存介电层具有储存形成厚度Tfs ； 于该储存介电层上形成具有上层形成厚度Tfu的上层介电层，其中，形成该上层介电层消耗该储存介电层所需的量，以产生具有储存目标厚度Tts的储存介电层；以及将该上层介电层的Tfu调整至大约上层目标厚度Ττυ。
19.如权利要求18所述的器件，其中，调整Tfu包含蚀刻该上层介电层。
20.如权利要求19所述的器件，其中，该基底、储存及上层介电层形成非易失存储器的介电堆栈。
全文摘要
本发明涉及一种介电堆栈，本发明是揭露一种形成器件的方法。该方法包括提供衬底且于该衬底上形成具有形成厚度TFD的器件层。具有形成厚度TFC的盖体层是形成于该衬底上。形成该盖体层消耗该器件层所需的量，以造成该器件层的厚度大约为该目标厚度TTD。该盖体层的厚度是由TFC调整为大约目标厚度TTC。
文档编号H01L21/28GK102412131SQ20111029111
公开日2012年4月11日 申请日期2011年9月23日 优先权日2010年9月23日
发明者L·C·夏, S·许, 胡瑞德, 郑盛文 申请人:新加坡商格罗方德半导体私人有限公司