专利名称：用于便携电子装置和数据处理中心的半导体器件以及形成低压mosfet的方法
技术领域：
本发明总体上涉及电子电路和半导体器件，以及，更具体地，涉及供便携电子装置和数据处理中心使用的半导体器件以及形成低压MOSFET的方法。
背景技术：
一般地，在现代电子产品中存在半导体器件。半导体器件在电子元件的数量和密度方面改变。分离的半导体器件通常包含一种类型的电子元件，例如，发光二极管(LED)、小信号晶体管、电阻器、电容器、电感器以及功率金属氧化物半导体场效应晶体管(MOSFET)。 集成半导体器件典型地包含数百至数百万个电子元件。集成半导体器件的示例包括微控制器、微处理器、电荷耦合器件(CCD)、太阳能电池以及数字微镜器件(DMD)。半导体器件执行广范围的功能，例如，信号处理、高速计算、传送和接收电磁信号、 控制电子装置、将太阳光转换为电力以及为电视显示创建视觉投影。在娱乐、通信、功率转换、网络、计算机和消费产品领域存在半导体器件。在军事应用、航空、汽车、工业控制器和办公设备中也存在半导体器件。半导体器件利用半导体材料的电性能。半导体材料的原子结构允许其导电率通过施加电场或基极电流或者通过掺杂工艺而被操控。掺杂将杂质引入半导体材料中以操控和控制半导体器件的导电率。半导体器件包括有源和无源电子结构。有源结构，包括双极和场效应晶体管，控制电流的流动。通过改变掺杂的程度和施加电场或基极电流，晶体管或提升或限制电流的流动。无源结构，包括电阻器、电容器和电感器，创建执行多种电功能所必要的电压和电流间的关系。无源和有源结构电连接以形成电路，其使得半导体器件能够执行高速计算和其他有用的功能。通常使用两个复杂的制造工艺来制造半导体器件，即，前端制造和后端制造，每个可能地包括数百个步骤。前端制造包括在半导体晶片的表面上形成多个小片(die)。典型地每个小片是相同的，并且包含通过电连接有源和无源元件而形成的电路。后端制造包括将单个小片从已完成的晶片上单个化(singulate)以及将小片封装以提供结构支撑和环
境隔离。半导体制造的一个目的是生产更小的半导体器件。典型地，更小的器件消耗更少的功率、以更低的电压工作，具有更高的性能，并且可以更有效地被生产出来。另外，更小的半导体器件具有更小的占位面积(footprint)，这对于更小的终端产品而言是理想的。更小的小片尺寸可通过导致小片具有更小、更高密度的有源和无源元件的前端工艺上的改进而得以实现。通过电互连和封装材料的改进，后端工艺会产生具有更小的占位面积的半导体器件封装。大多数的现代电子设备需要电源以向包含在其中的电子元件提供直流(DC)工作电位。使用电源的一般类型的电子设备包括个人计算机、能量系统、电信系统、音频-视频设备、消费电子、汽车元件以及其他的利用集成电路、半导体芯片或者换句话说需要DC工作电位的设备。大多数(如果不是全部)半导体元件需要DC工作电位。然而，很多电源是交流电(AC)、或者高压DC，其必须转换成用于电子设备的较低电压DC。在一个一般的配置中，AC/DC电源接收AC输入电压，例如，在110和240VAC之间， 并且将AC输入电压转换为需要的DC工作电压。AC电压通过全波整流桥发送并被滤波以产生高压DC信号。通过脉冲宽度调制(PWM)控制器和变压器组合处理高压DC信号以产生低压、经调整的DC输出电压，其用作半导体元件和电子设备中需要低压DC供应的其他器件的工作电位。低压DC信号典型地是在5至12VDC的范围内。在其他情况下，DC/DC电源接收高压DC信号并且提供电子设备所需的低压DC信号。MOSFET通常用在电子电路中，诸如通信系统和电源。功率MOSFET当用作电子开关以使能和禁止相对大的电流的传导时，尤其有用。功率MOSFET的导通/断开状态是通过在栅电极上施加和去除触发信号来控制的。当被导通时，MOSFET中的电流在漏极和源极之间流动。当被断开时，电流被MOSFET阻断。典型地，功率MOSFET被布置成电并联连接的数百个或数千个单个MOSFET单元的阵列。图1示出了传统的形成在P型衬底12上的单个η沟道MOSFET单元10。MOSFET单元 10包括N+漏极区域14、N+源极区域16、多晶硅栅极结构18以及η沟道20。在栅极结构 18周围形成绝缘侧壁隔离物Μ。轻掺杂漏极(LDD)区域沈形成在侧壁隔离物M之下以通过η沟道20将水平传导延展至漏极区域14和源极区域16。P+源极带(source tie) 28 可通过离子注入形成。N+漏极区域14耦合至第一工作电位，S卩，VDD。在典型的工作条件下，Vdd是5-12 伏DC。N+源极区域16耦合至第二工作电位，S卩，地电位。施加于栅极结构18的电压Ve在 η沟道20上感应电场，以使得电流流过漏极区域14和源极区域16。MOSFET单元10在导通状态下具有固有源极-漏极电阻(Rdsqn)。MOSFET单元10具有长度L和宽度W以及1. 36 微米(μ m)的单元间距。MOSFET单元10的宽度W控制MOSFET单元的电阻。宽度W越大， 电阻越小。典型的宽度W值是数十或数百微米(μ m)。每个MOSFET单元10都可以被调节为处理微安培(μ a)或者可能，毫安培(ma)的源极-漏极电流。诸如便携电子装置和数据处理中心的许多应用，需要低的工作电压，例如，小于 5VDC。在便携电子装置和数据处理中心中的低电压电子设备产生了对可以提供所需工作电位的电源的需求。
发明内容
存在提供供诸如便携电子装置和数据处理中心的应用使用的低压MOSFET的需要。因此，在一个实施例中，本发明是制造半导体器件的方法，包含以下步骤提供衬底、在衬底中形成阱区域、在衬底表面上形成栅极结构、在邻近栅极结构的衬底中形成源极区域、 在与源极区域相对的邻近栅极结构的衬底中形成漏极区域、分别在源极区域和漏极区域下形成第一箝位(clamping)区域和第二箝位区域、形成穿过源极区域的沟槽、形成穿过沟槽进入阱区域的插塞(Plug)、形成穿过沟槽在插塞上的源极带以及在源极区域、漏极区域和栅极结构上形成互连结构。在另一实施例中，本发明是制造半导体器件的方法，包含以下步骤提供衬底、在衬底中形成阱区域、在衬底表面上形成栅极结构、在邻近栅极结构的衬底中形成源极区域、 在与源极区域相对的邻近栅极结构的衬底中形成漏极区域、形成穿过源极区域的沟槽、形成穿过沟槽的插塞、形成穿过沟槽在插塞上的源极带以及在源极区域、漏极区域和栅极结构上形成互连结构。在另一实施例中，本发明是包含衬底和形成在衬底中的阱区域的半导体器件。在衬底表面上形成栅极结构。源极区域形成在邻近栅极结构的衬底中。漏极区域形成在与源极区域相对的邻近栅极结构的衬底中。形成穿过源极区域的沟槽。穿过沟槽形成插塞。穿过沟槽在插塞上形成源极带。在源极区域、漏极区域和栅极结构上形成互连结构。在另一实施例中，本发明是向电子设备提供输出电压的电源，电子设备包括耦合用于接收电源的输入电压的电感。控制电路具有耦合用于接收电源的输出电压的输入。功率晶体管具有耦合到电感器的漏极端子、耦合到控制电路的输出的栅极端子以及耦合到电源导体的源极端子。功率晶体管包括形成在衬底中的阱区域。栅极结构形成在衬底表面上并且耦合到栅极端子。源极区域形成在邻近栅极结构的衬底中并且耦合到源极端子。漏极区域形成在与源极区域相对的邻近栅极结构的衬底中并且耦合到漏极端子。沟槽形成在源极区域中。穿过沟槽形成插塞。穿过沟槽在插塞上形成源极带。
图1图示了传统的低压MOSFET单元；图2是向电子设备提供工作电位的电源的框图；图3是脉宽调制电源的示意图和框图；图4是多个向电子设备提供低压工作电位的分段电源的框图；示了形成具有源极沟槽、P+插塞、P+源极带和共注入箝位二极管的低压MOSFET单元的过程；图6图示了具有源极沟槽、P+插塞和共注入箝位二极管的低压MOSFET单元；图7图示了具有直的源极沟槽的低压MOSFET单元的顶视图；图8图示了具有分离的偏移截面的源极沟槽的低压MOSFET单元的顶视图；图9图示了并联电连接以形成功率MOSFET的多个低压MOSFET单元；图IOa-IOb图示了用于BGA封装中的功率MOSFET的外部电互连；图11图示了具有源极沟槽、P+插塞、P+源极带和箝位二极管的低压MOSFET单元；图12图示了具有源极沟槽、P+插塞和P+源极带的低压MOSFET单元；图13是低压MOSFET单元的不同实施例的Rdsqn值的曲线图；图14是低压MOSFET单元的不同实施例的BVdss值的曲线图；以及图15是低压MOSFET单元的不同实施例的Vth值的曲线图。
具体实施例方式参考附图，在下面的说明书中，在一个或多个实施例中描述了本发明，其中，相同的数字代表相同或相似的元件。虽然以用于实现本发明的目的的最佳方式描述了本发明， 但是，本领域技术人员可以意识到的是，意在涵盖落入由下面的公开内容和附图支持的所附权利要求和其等价所定义的本发明的精神和范围之内的替换、修改和等价。
通常使用两个复杂的制造工艺制造半导体器件前端制造和后端制造。前端制造包含在半导体晶片的表面上形成多个小片。在晶片上的每个小片包含有源和无源电子元件，所述有源和无源电子元件电连接以形成功能性电路。有源电子元件，诸如晶体管和二极管，具有控制电流流动的能力。无源电子元件，诸如电容器、电感器、电阻器和变压器，产生执行电路功能所必要的电压和电流之间的关系。通过一系列的工艺步骤，在半导体晶片的表面上形成无源和有源元件，所述工艺步骤包括掺杂、沉积、光刻、蚀刻和平坦化。掺杂通过诸如离子注入或热扩散的技术，将杂质引入半导体材料中。掺杂工艺改变有源器件中的半导体材料的导电率，将半导体材料转换为绝缘体、导体，或者响应于电场或基极电流动态地改变半导体材料的传导率。晶体管包含具有变化的掺杂类型和程度的区域，其被布置为必须使得晶体管能够根据电场或基极电流的施加来提升或限制电流流动。有源和无源元件由具有不同电性能的材料的层形成。可通过部分地由被沉积的材料的类型所决定的多种沉积技术来形成这些层。例如，薄膜沉积可包括化学气相沉积 (CVD)、物理气相沉积(PVD)、电解电镀和非电解电镀工艺。通常图案化每个层以形成有源元件、无源元件或者元件之间的电连接的部分。可使用光刻来图案化这些层，光刻包括在要被图案化的层上沉积光敏材料，例如光刻胶。通过使用光，将图案从光掩膜转移到光刻胶上。使用溶剂去除光刻胶图案的经受光的部分，暴露下面层的要被图案化的部分。去除光刻胶的剩余物，留下图案化的层。可替换地，一些类型的材料是如此被图案化的通过使用诸如非电解和电解电镀的技术将材料直接沉积到由先前的沉积/蚀刻工艺形成的区域或者空隙(void)中。在现有的(existing)图案上沉积材料薄膜可能扩大下面的图案和产生不均勻平坦的表面。需要均勻平坦的表面，以产生更小和更密集封装的有源和无源元件。可使用平坦化以从晶片表面去除材料并且产生均勻平坦的表面。平坦化包括使用抛光垫将晶片表面抛光。在抛光过程中，将研磨材料和腐蚀化学品添加到晶片表面。化学品的研磨和腐蚀作用的组合的机械作用，去除了任意不规则的表面状况，产生均勻平坦的平面。后端制造指的是将完成的晶片切割或者单个化成单独的小片并且然后封装小片用于结构支持和环境隔离。为了单个化小片，沿被称为锯迹(saw street)或者划线的晶片的非功能区域划割并且折断晶片。使用激光切割工具或者锯条单个化晶片。在单个化后，单独的小片被安置于封装衬底，该封装衬底包括用于与其他系统元件互连的引脚或接触垫。 然后形成在半导体小片上的接触垫连接到封装之内的接触垫。可利用焊料凸块、柱状凸块、 导电膏或引线结合来做出电连接。密封剂或其它模制材料沉积于封装上以提供物理支撑和电隔离。然后将完成的封装插入到电系统内且使得半导体器件的功能性可供其它系统元件使用。多数现代电子设备需要电源以向包含在其中的电子元件提供DC工作电位。使用电源的一般类型电子设备包括个人计算机、能量系统、电信系统、音频-视频设备、消费电子、汽车元件、便携电子、数据处理中心，以及其他的利用集成电路、半导体芯片或者换句话说需要DC工作电位的设备。许多半导体元件需要低压DC工作电位。然而，很多电源是AC、 或者高压DC，其必须转换成用于电子设备的较低电压DC。在一个普通设置中，AC/DC电源接收AC输入电压，例如，在110和240VAC之间，并且将AC输入电压转化成DC工作电压。参考图2，示出了 PWM电源30，其向电子设备32提供DC工作电位。电源30接收输入电压Vin并产生一个或多个DC输出电压。电子设备32 可采取以下形式个人计算机、能量系统、电信系统、音频-视频设备、消费电子、汽车元件、 便携电子、数据处理中心和其他的利用集成电路、半导体芯片或者换句话说需要从电源获得DC工作电位的设备。在图3中示出PWM电源30的进一步细节。输入电压Vin可以是AC信号，例如， 110VAC，或者DC信号，例如，48伏特。对于AC输入电压的情况，电源30具有全波整流桥34。 全波整流桥34将AC输入电压转化成DC电压。在DC输入电压的情况下，省略全波整流桥 34。电容器36平滑和滤波DC电压。将DC电压施加至变压器38的初级线圈或感应器上。 变压器38的初级线圈还通过功率晶体管40耦合到接地端42。在一个实施例中，功率晶体管38是多单元功率M0SFET，如图5a-5q和6_12所描述的。MOSFET 38的栅极接收来自PWM 控制器44的PWM控制信号。变压器38的次级线圈耦合至整流二极管46以在节点48处产生电源30的DC输出电压VQUT。电容器50滤波DC输出电压VQUT。DC输出电压Vqut通过反馈调整环52被回传到PWM控制器44的控制输入。DC输出电压Vqut产生反馈信号，PWM控制器44利用该反馈信号来调整功率转换过程并且在变化的负载的情况下保持相对恒定的输出电压VOTT。前述的电源模块的电子元件典型地是安置于印刷电路板并且通过印刷电路板电互连。在功率转换过程中，PWM控制器44设置MOSFET 40的通电时间占空因数以在变压器38的初级线圈中储藏能量，然后在MOSFET 40的断开时间期间将储藏的能量传输到次级线圈。由变压器38的初级线圈和次级线圈之间的能量传输确定输出电压VOTT。通过至 MOSFET 40的PWM控制信号的占空因数，由PWM控制器44调整能量传输。反馈调整环52 响应于输出电压Vqut产生反馈信号至PWM控制器44，以设置MOSFET 40的通电时间占空因数。考虑负载由零增加至某一额定值的情况。随着负载增加，来自电源30的输出电流需求增加并且输出电压Vqut减少。较低的输出电压使得PWM控制器44增加至功率MOSFET 40的脉冲宽度。功率MOSFET 40的更长的通电时间在变压器38的初级线圈中储存更多的能量。因此，在功率MOSFET 40的断开时间期间，更多的能量被传输到变压器38的次级线圈。电源30的输出电压Vot增加以补偿增加的电流需求。在一些电子设备应用中，多个电源串联连接以便以分离步骤降低DC电压至所需水平。在图4中，电源60接收110VAC的Vin并且提供12VDC的Vquti至电源62。电源60包括全波整流器34以转换AC输入电压为DC电压，同时电源62和64是DC-DC转换器，如图3 中所描述的。电源62接收12VDC并且提供3. OVDC的Vqut2至电源64。电源64接收3. OVDC 并且提供0. 7VDC的Vqut3至电子设备66。在电源64之内的功率MOSFET的3. 3VDC最大额定值允许电子设备66以较低电源之上工作以表现出低Rdsm、快速栅电荷复原时间以及快速开关速度。图示出了形成低压(3. 3VDC) MOSFET单元78的过程，该MOSFET单元78应用于DC-DC功率转换器、在数据处理中心中的或功能(OR-ing function)和通用便携电子装置。多个MOSFET单元78并行电连接以形成用于高电流承载容量的功率M0SFET。在一个实施例中，多个互连的MOSFET单元78形成图3中的功率MOSFET 40。在要求3. 3伏特额定功率MOSFET的电源64中，MOSFET单元78的低压特性是特别有用的，以便产生0. 7VDC的工作电位用于电子设备66。图fe示出了衬底80，包括基底半导体材料82，诸如硅、锗、砷化镓、磷化铟或者碳化硅，用于结构支持。对于N-MOS器件，衬底80初始掺杂有ρ型半导体材料，诸如硼、铝或者镓杂质，以在衬底表面86之下形成300纳米(nm)深的倒(retrograde) ρ阱区域84。以 1Ε13至1Ε14的剂量以数百keV的离子注入，沉积ρ型掺杂剂。其他注入可以以适当的剂量和能量水平沉积。对于离子注入不需要掩膜。倒P阱区域84降低穿通(punch through) 效应，用于钳位漏极至源极的击穿电压(BVdss)，降低反向恢复时间，并且通常改进了 MOSFET 单元78的稳健性。MOSFET单元78可以是η沟道器件(N-MOS)或者ρ沟道器件(P-MOS)，其中“P”表示正载流子型(空穴)并且“η”表示负载流子型(电子)。尽管根据N-MOS器件描述了本实施例，但相反类型的半导体材料可以用于形成P-MOS器件。例如，η型衬底初始以η型半导体材料掺杂，诸如磷、锑或者砷杂质，以形成倒η阱区域。继续N-MOS器件的形成，图恥示出了 ρ型半导体材料至衬底80中的第二注入以在衬底表面86上形成电压阈值(Vth)调整区域88。以1Ε12剂量以数十keV的离子注入来沉积P型掺杂剂。对于离子注入不需要掩膜。Vth调整区域88可通过掺杂剂程度来调节以控制Vth并且降低穿通效应。在图5c中，绝缘或者介电层90形成在衬底80的表面86之上，作为栅极氧化物层。绝缘层90包括一个或多个二氧化硅(Si02)、氮化硅(Si3N4)、氮氧化硅(SiON)、五氧化二钽(Ta205)、氧化铝(A1203)、聚酰亚胺、苯并环丁烯(BCB)、聚苯并恶唑(PBO)或者其他适合的介电材料的层。使用PVD、CVD、丝网印刷、旋涂、喷涂、烧结或者热氧化形成绝缘层90。 在一个实施例中，栅极氧化物层90厚度是100埃。栅极氧化物层90的厚度控制Vth、热载流子注入(HCI)、BVdss,以及栅极-源极电压(Ves)额定值。在图5d中，多晶硅层92以100-200nm的厚度形成在绝缘层90之上。多晶硅层92 的电阻可以通过重掺杂有η型半导体材料而被降低，例如砷。在多晶硅层92上形成光刻胶层94。通过蚀刻工艺去除光刻胶层94的对应栅极图案的布局的部分，如图^3中所示。通过蚀刻工艺去除多晶硅层92的在光刻胶层94之外的部分，如图5f中所示。在图5g中，去除光刻胶层94。在衬底的表面86之下衬底80以诸如为砷的η型半导体材料掺杂至20nm深度，以形成轻掺杂漏极(LDD)区域96和98。η型掺杂剂以1Ε13至 1Ε14的剂量以10-50keV的离子注入沉积。可以以适当的剂量和能量水平沉积其他注入。 LDD区域96和98可通过掺杂剂程度来调整以降低穿通效应并且控制HCI和BVDSS。LDD区域96和98之间的区域被设计为η沟道100。在图证中，在绝缘层90之上，在多晶硅层92周围形成绝缘层102。绝缘层102包含一个或多个Si02、Si3N4、Si0N、Ta205、A1203、聚酰亚胺、BCB、PB0或者其他适合的介电材料的层。使用PVD、CVD、丝网印刷、旋涂、喷涂、烧结或者热氧化形成绝缘层102。使用多晶硅层92和绝缘层102作为掩膜，通过蚀刻工艺去除绝缘层90在LDD区域96和98之上的部分。绝缘层90的剩余部分在LDD区域96和98之上，延长超出多晶硅层92约150-200nm。 绝缘层102还作为侧壁间隔物以掩蔽随后的漏极和源极离子注入。在图5i中，LDD区域96和98的在掩膜外的部分重掺杂有诸如砷的η型半导体材料，以形成N+源极区域106和N+漏极区域108。使用多晶硅层92和绝缘层102作为掩膜， 以3E15的剂量以10-50KeV的离子注入沉积η型掺杂剂。N+源极区域106和N+漏极区域 108具有用于MOSFET单元78的低电阻欧姆接触。在图5j中，衬底80的直接位于N+源极区域106和N+漏极区域108之下并且在掩膜之外的部分，在衬底表面86之下共注入(co-implant)有诸如硼的ρ型半导体材料至 350nm深度以形成P+钳位区域110和112。使用多晶硅层92和绝缘层102作为掩膜，以 1E14的剂量以IOOkeV的离子注入沉积ρ型掺杂剂。共注入P+钳位区域110和112和N+ 区域106和108分别用作齐纳二极管，以降低HCI、将BVdss钳位在5_6伏特并且改进MOSFET 单元78的稳健性。图证示出了可替换实施例，具有在多晶硅层92和绝缘层90和102上形成的光刻胶层113，包括绝缘层的侧壁。衬底80的直接位于N+源极区域106和N+漏极区域108之下并且在掩膜之外的部分，在衬底表面86之下注入有诸如硼的ρ型半导体材料至350nm深度，以形成P+钳位区域110和112。使用光刻胶层113作为掩膜，以1E14的剂量以IOOkeV 的离子注入来沉积P型掺杂剂。注入P+钳位区域110和112和N+区域106和108分别用作齐纳二极管，以降低此1、将BVdss钳位在5-6伏特并且改进MOSFET单元78的稳健性。图51中，在N+源极区域106、N+漏极区域108、多晶硅层92和绝缘层102上形成光刻胶层114。通过蚀刻工艺，去除光刻胶层114在N+源极区域106之上的部分以暴露N+ 源极区域部分。通过蚀刻工艺去除N+源极区域106的暴露部分以形成源极沟槽116。源极沟槽116是沿MOSFET单元78宽度W的连续条。源极沟槽116具有0. 35 μ m的宽度和 0. 15-0. 20 ( μ m)的深度。在图5m中，通过注入诸如硼的ρ型半导体材料至0. 3-0. 4 μ m的深度，穿过源极沟槽116形成P+插塞118。使用光刻胶层114作为掩膜，以1E14的剂量以50_100keV的离子注入来沉积P型掺杂剂。P+插塞118通过降低寄生基极电阻来改善MOSFET单元78的稳健性。在图5η中，通过注入诸如BF2或者硼的ρ型半导体材料，穿过源极沟槽116在P+ 插塞118上形成P+源极带120。使用光刻胶层114作为掩膜，以1Ε15的剂量以20keV的离子注入沉积P型掺杂剂。在保持对P+源极带120的连续低电阻接触的同时，源极沟槽116 允许降低单元间距。P+源极带120通过降低寄生基极电阻改善MOSFET单元78的稳健性。在图5ο中，去除光刻胶层114之后，快速热退火以活化MOSFET单元78中的掺杂剂。在图5ρ中，在N+源极区域106、N+漏极区域108和多晶硅层92上形成自对准硅化物层(salicide layer) 122。自对准硅化物层122延伸到源极沟槽116中，沿着源极沟槽116、N+源极区域106和P+源极带120的轮廓。自对准硅化物层122是低电阻层以降低寄生互连电阻。在图5q中，在自对准硅化物层122上形成绝缘层或层间电介质(ILD) U6。ILD 126 包含Si02、Si3N4、Si0N、Ta205、A1203、聚酰亚胺、BCB、PB0或者其他适合的介电材料的一个或多个层。使用PVD、CVD、丝网印刷、旋涂、喷涂、烧结或者热氧化形成ILD 126。通过蚀刻工艺去除ILD 126的一部分，以暴露在P+源极带120之上和在N+源极区域106、多晶硅层 92和N+漏极区域108的一部分之上的自对准硅化物层122。在自对准硅化物层122的暴露部分之上形成导电层128。具体而言，导电层128a形成在N+源极区域106上并且进入源极沟槽116至P+源极带120作为源极接触部或端子，导电层128b形成在N+漏极区域108 上作为漏极接触部或端子，并且导电层128c形成在多晶硅层92上作为栅极接触部或端子。 导电层1 可以是使用利用PVD、CVD、溅射、电解电镀、非电解电镀工艺或其他适合的金属沉积工艺进行图案化所形成的钨(W)、铝(Al)、铜(Cu)、锡(Sn)、镍(Ni)、金(Au)、银(Ag) 或其他适合的导电材料的一个或多个层，。图5r示出了在MOSFET单元78之上形成的另外的互连层。在ILD 1 和导电层 128上形成绝缘层或钝化层130，用于电隔离。绝缘层130包含Si02、Si3N4、SiON、Ta205、 A1203或其他具有绝缘和结构特性的适合材料的一个或多个层。使用PVD、CVD、丝网印刷、 旋涂、喷涂、烧结或者热氧化形成绝缘层130。通过蚀刻工艺去除绝缘层130的一部分以暴露导电层128a和128b。在导电层128a和128b之上形成导电层131。在导电层131a和 131b和绝缘层130之上形成导电层132。导电层131和132可以是使用利用PVD、CVD、溅射、电解电镀、非电解电镀工艺或其他适合的金属沉积工艺进行图案化所形成的W、Al、Cu、 Sn、Ni、Au、Ag或其他适合的导电材料的一个或多个层。导电层13 与导电层131a电连接，并且导电层132b和导电层131b电连接。根据MOSFET单元78的设计和功能，导电层 132a-132b可以是电隔离的或者电共用的。导电层1观、131和132是第一级互连层。在导电层132上形成绝缘层或者钝化层134。绝缘层134包含Si02、Si3N4、Si0N、 Ta205、A1203或其他具有绝缘和结构特性的适合材料的一个或多个层。使用PVD、CVD、丝网印刷、旋涂、喷涂、烧结或者热氧化形成绝缘层134。通过蚀刻工艺去除绝缘层134的一部分以暴露导电层13 和132b。在导电层13 和132b之上形成导电层136。在导电层 136a和13 和绝缘层134之上形成导电层138。导电层136和138可以是使用利用PVD、 CVD、溅射、电解电镀、非电解电镀工艺或其他适合的金属沉积工艺进行图案化所形成的W、 Al、Cu、Sn、Ni、Au、Ag或其他适合的导电材料的一个或多个层。导电层136a和138a与导电层13 电连接，并且导电层13 和13 与导电层13 电连接。根据MOSFET单元78 的设计和功能，导电层138可以是电隔离的或者电共用的。导电层136-138是第二级互连层。在导电层138上形成绝缘层或者钝化层140。绝缘层140包含Si02、Si3N4、Si0N、 Ta205、A1203或其他具有绝缘和结构特性的适合材料的一个或多个层。使用PVD、CVD、丝网印刷、旋涂、喷涂、烧结或者热氧化形成绝缘层140。通过蚀刻工艺去除绝缘层140的一部分以暴露导电层138a和138b。在导电层138a和138b之上形成导电层142。在导电层 142a和142b和绝缘层140之上形成导电层144。导电层142和144可以是使用利用PVD、 CVD、溅射、电解电镀、非电解电镀工艺或其他适合的金属沉积工艺进行图案化所形成的W、 Al、Cu、Sn、Ni、Au、Ag或其他适合的导电材料的一个或多个层。导电层14 和14 与导电层138a电连接，并且导电层14 和144b与导电层13 电连接。根据MOSFET单元78 的设计和功能，导电层144可以是电隔离的或者电共用的。导电层142-144是第三级互连层。在导电层144上形成绝缘层或者钝化层146。绝缘层146包含Si02、Si3N4、Si0N、 Ta205、A1203或其他具有绝缘和结构特性的适合材料的一个或多个层。使用PVD、CVD、丝网印刷、旋涂、喷涂、烧结或者热氧化形成绝缘层146。通过蚀刻工艺去除绝缘层146的一部分以暴露导电层14 和144b，用于另外的电互连。对多个MOSFET单元78，第一、第二和第三级互连层提供到每个N+源极区域106的共用连接、到每个N+漏极区域108的共用连接以及到每个栅极结构92的共用连接。第一、第二和第三级互连层还提供到包含MOSFET单元 78的半导体封装的外部端子的连接。可以在衬底80上形成其他的电子器件以实现模拟或者数字电路功能。图6图示了具有长度L和宽度W的MOSFET单元78的透视图。在衬底80之内形成倒P阱区域84。N+源极区域106和N+漏极区域108形成在共注入P+钳位区域110和 112之上。栅极结构90-92形成在将N+源极区域106和LDD区域96与N+漏极区域108和 LDD区域98分开的η沟道100之上。在栅极结构90-92的周围形成绝缘侧壁隔离物102。 穿过N+源极区域106形成的源极沟槽116允许P+插塞118和P+源极带120的形成。导电层128a形成在N+源极区域106上并且进入源极沟槽以与N+源极区域106、P+源极带120 和P+插塞118电连接。如图6中所示，绝缘层150还形成在导电层128a之间的源极沟槽中。导电层128b形成在N+漏极区域108上以与N+漏极区域电连接。图7示出了具有成直结构的源极沟槽116的MOSFET单元78的顶视图。在一个实施例中，多晶硅层92的宽度De是0. 20μπι。N+源极区域106的宽度Ds是1. 14-1. 19 μ m。N+ 漏极区域108的宽度Dd是0. 74-0. 79 μ m。在其他实施例中，N+源极区域106的宽度Ds可以如0. 50 μ m —样小。源极沟槽116减少了 N+源极区域的宽度Ds并且相应地减少MOSFET 单元间距至大约2. 28 μ m。对于MOSFET单元78，更小的单元间距降低Rdsqn至数百微欧姆的范围。源极沟槽116还可以被布置为蛇形、锯齿型或者离散偏移的截面结构。图8示出了具有成离散偏移的截面结构的源极沟槽116的MOSFET单元78的顶视图。在一个实施例中，多晶硅层92的宽度De是0.20 μ m。N+源极区域106的宽度Ds是 0. 94ym0 N+漏极区域108的宽度Dd是0. 74 μ m。偏移的源极沟槽116进一步降低了 N+源极区域的宽度Ds并且相应地降低MOSFET单元间距至大约2. 08 μ m。对于MOSFET单元78， 更小的单元间距降低Rdsw至数百微欧姆的范围。图9示出了 MOSFET单元78的条状阵列，可能是数百或者数千个单元，并联电连接以形成功率MOSFET 160。N+源极区域106通常与导电迹线(trace) 162连接，多晶硅层92 通常与导电迹线164连接，并且N+漏极区域108通常与导电迹线166连接。功率MOSFET 160用作能够处理许多安培电流的单个单片式开关器件。导电互连162-166的选定路线最小化了横跨功率MOSFET160的寄生电阻和电感。图IOa和IOb示出了包含在具有3. 175mmX3. 175mm尺寸的球栅阵列(BGA)封装 168之内的功率MOSFET 160。包含互连MOSFET单元78的条状阵列的功率MOSFET 160覆盖了大部分的小片或封装区域。外部接触部S与用于N+源极区域106的导电迹线162电连接，接触部G与用于多晶硅栅极区域92的导电迹线164电连接，并且接触部D与用于N+ 漏极区域108的导电迹线166电连接。在一个实施例中，接触部S、接触部D和接触部G是互连凸块。功率M0SFET160还可以被配置成倒装芯片型半导体器件，以最小化寄生电阻、电感和电容，并且使得器件适合在MHz范围的高频开关应用。例如，低压DC-DC转换器可以做得非常小并且通过使得高开关频率成为可能而具有高性能。设计功率MOSFET 160用于低压应用，S卩，那些实施3. 3VDC的最大额定值，如图4 中所描述的。低压MOSFET的一个目的是提供低Rdsqn和低BVdss。在功率MOSFET中，雪崩击穿的可能性引起可靠性和性能问题。对于低压应用，例如，3. 3VDC，外部施加的漏极至源极电压可能超过MOSFET单元78的BVdss，可能将器件置于雪崩中。一般地，表面雪崩发生于在漏极区域和栅极氧化物之间的区域中。热载流子被注入到栅极氧化物中，其导致器件参数的长期退化。另外，高电压和高电流同时存在，引起过量的热产生。在MOSFET之内的固有寄生N-P-N双极晶体管可以被激活，在被称为快反向(snapkick)的情况下，其中由在栅极氧化物和漏极区域之间的雪崩产生的少数载流子不得不仅仅移动一个短的距离到达N+源极(寄生NPN的发射极)。有效NPN基极长度(Lb)变得非常小，导致可能的快反向情况和器件的长期退化。在MOSFET单元78中，如果雪崩击穿确实发生，P+箝位区域110和112将影响限制于在表面86下的区域阱，即，限制于由P+箝位区域和N+源极区域106以及N+漏极区域108形成的p-n结。通过强制由发射极进一步产生雪崩载流子，增加了有效Lb，并且器件可安全地处理更高水平的雪崩电流。使得箝位二极管中的基极掺杂浓度尽可能地高， 其在基极中产生少数载流子的更高复合率。在一个实施例中，箝位二极管注入可以被实现作为自对准N+源极/漏极注入的共注入，如图5 j中所示，或者通过利用倒ρ阱注入，或者两者的结合。MOSFET单元78的布局特征，即由于源极沟槽116而造成的更小宽度的N+源极区域106，提供减小了的单元间距以及更低的Rdsm和Bvdss。另外，应该使得在衬底(或者ρ阱)和P+源极区域106之间的寄生基极电阻(Rb) 跨过MOSFET单元78的整个宽度W尽可能地小。基极电阻&通过以下方式被降低在源极沟槽116之内或之下，沿MOSFET单元78的整个宽度W，或者以连续条，或者以近距离间隔的离散布置，设置P+源极带120。辅助的P+插塞注入118设置在P+源极带120之下，以增加在基极中的少数载流子的复合，并且进一步减少快反向和改善雪崩坚固性。图11示出了 MOSFET单元170的另一实施例，与图6的相似，其中单个注入P+箝位区域112在N+漏极区域108之下。倒ρ阱区域84形成在衬底80之内。在单个注入P+ 箝位区域112之上形成N+漏极区域108。在将N+源极区域106和LDD区域96与N+漏极区域108和LDD区域98分开的η沟道100之上形成栅极结构90-92。在栅极结构90-92的周围形成绝缘侧壁隔离物102。穿过N+源极区域106形成的源极沟槽116允许P+插塞118 和P+源极带120的形成。导电层128a形成在N+源极区域106上并且进入源极沟槽以与 N+源极区域106、P+源极带120和P+插塞118电连接。在导电层128a之间的源极沟槽中形成绝缘层150。导电层128b形成在N+漏极区域108上以与N+漏极区域电连接。图12示出了 MOSFET单元178的另一实施例，与图6的相似，具有连续的P+源极沟槽116，即，不具有P+箝位区域110和112。倒ρ阱区域84形成在衬底80之内。在将N+ 源极区域106和LDD区域96与N+漏极区域108和LDD区域98分开的η沟道100之上形成栅极结构90-92。在栅极结构90-92的周围形成绝缘侧壁隔离物102。穿过N+源极区域 106形成的源极沟槽116允许P+插塞118和P+源极带120的形成。导电层128a形成在 N+源极区域106上并且进入源极沟槽以与N+源极区域106、P+源极带120和P+插塞118 电连接。在导电层128a之间的源极沟槽中形成绝缘层150。导电层128b形成在N+漏极区域108上以与N+漏极区域电连接。图13是不同结构的MOSFET的漏极电流和漏极至源极电压的曲线图。曲线190代表根据图7的3. 3VDC MOSFET单元的实施例。曲线192代表根据图1的具有3. 3VDC MOSFET 单元的现有技术结构。曲线194代表根据图1的具有5. OVDC MOSFET单元的现有技术结构。曲线190、192和194的线性区域表示Rdsw的典型值。图14是不同结构的MOSFET的漏极电流和漏极至源极电压的曲线图。曲线200代表根据图7的3. 3VDC MOSFET单元的实施例。曲线202代表根据图1的具有3. 3VDC MOSFET 单元的现有技术结构。曲线204代表根据图1的具有5. OVDC MOSFET单元的现有技术结构。 曲线200、202和204的非线性区域表示BVdss的典型值。图15是不同结构的MOSFET的漏极电流和栅极至源极电压的曲线图。曲线210代表根据图7的3. 3VDC MOSFET单元的实施例。曲线212代表根据图1的具有3. 3VDC MOSFET 单元的现有技术结构。曲线214代表根据图1的具有5. OVDC MOSFET单元的现有技术结构。 曲线210、212和214的非线性区域表示Vth的典型值。尽管已经详细描述了本发明的一个或多个实施例，本领域技术人员可以意识到的是，在不脱离在下面权利要求中阐述的本发明的范围的情况下，可以对这些实施例进行修改和改变。
权利要求
1.一种制造半导体器件的方法，包括 提供衬底；在衬底之内形成阱区域；在衬底表面上形成栅极结构；在衬底之内邻近栅极结构形成源极区域；在衬底之内邻近栅极结构相对源极区域形成漏极区域；分别在源极区域和漏极区域之下形成第一箝位区域和第二箝位区域；形成穿过源极区域的沟槽；形成穿过沟槽进入阱区域的插塞；形成穿过沟槽在插塞上的源极带；以及在源极区域、漏极区域和栅极结构之上形成互连结构。
2.根据权利要求1的方法，进一步包括在衬底表面上形成电压阈值调整区域。
3.根据权利要求1的方法，进一步包括在形成互连结构之前，在源极区域、源极带、栅极结构和漏极区域上形成自对准硅化物层。
4.根据权利要求1的方法，进一步包括邻近栅极结构形成绝缘层。
5.根据权利要求1的方法，进一步包括形成成直线、蛇形、锯齿或者离散偏移的截面结构的沟槽。
6.根据权利要求1的方法，其中源极区域具有少于1.19微米的宽度。
7.—种制造半导体器件的方法，包括 提供衬底；在衬底之内形成阱区域；在衬底表面上形成栅极结构；在衬底之内邻近栅极结构形成源极区域；在衬底之内邻近栅极结构相对源极区域形成漏极区域；形成穿过源极区域的沟槽；形成穿过沟槽的插塞；形成穿过沟槽在插塞上的源极带；以及在源极区域、漏极区域和栅极结构之上形成互连结构。
8.根据权利要求7的方法，进一步包括在漏极区域或源极区域下形成箝位区域。
9.根据权利要求7的方法，进一步包括在衬底表面上形成电压阈值调整区域。
10.根据权利要求7的方法，进一步包括在形成互连结构之前，在源极区域、源极带、栅极结构和漏极区域上形成自对准硅化物层。
11.根据权利要求7的方法，进一步包括邻近栅极结构形成绝缘层。
12.根据权利要求7的方法，进一步包括形成成直线、蛇形、锯齿或者离散偏移的截面结构的沟槽。
13.根据权利要求7的方法，其中源极区域具有少于1.19微米的宽度。
14.一种半导体器件，包括 衬底；阱区域，形成在衬底之内；栅极结构，形成在衬底表面之上；源极区域，形成在衬底之内邻近栅极结构；漏极区域，形成在衬底之内邻近栅极结构与源极区域相对；穿过源极区域形成的沟槽；穿过沟槽形成的插塞；穿过沟槽在插塞之上形成的源极带；以及互连结构，形成在源极区域、漏极区域和栅极结构之上。
15.根据权利要求14的半导体器件，进一步包括箝位区域，其形成在漏极区域或源极区域之下。
16.根据权利要求14的半导体器件，进一步包括邻近栅极结构形成的绝缘层。
17.根据权利要求14的半导体器件，进一步包括形成成直线、蛇形、锯齿或者离散偏移的截面结构的沟槽。
18.根据权利要求14的半导体器件，其中源极区域具有少于1.19微米的宽度。
19.根据权利要求14的半导体器件，进一步包括集成半导体器件并且适合向电子设备提供输出电压的电源。
20.根据权利要求14的半导体器件，其中电子设备包括便携电子装置或者数据处理中心。
21.一种向电子设备提供输出电压的电源，包括 电感器，其耦合用于接收电源的输入电压；控制电路，其具有耦合用于接收电源的输出电压的输入；以及功率晶体管，具有耦合到电感器的漏极端子，耦合到控制电路的输出的栅极端子以及耦合到电源导体的源极端子，功率晶体管包括(a)衬底，(b)阱区域，其形成在衬底之内，(c)栅极结构，其形成在衬底表面之上并且耦合到栅极端子，(d)源极区域，其形成在衬底之内邻近栅极结构并且耦合到源极端子，(e)漏极区域，其形成在衬底之内邻近栅极结构与源极区域相对并且耦合到漏极端子，(f)形成穿过源极区域的沟槽，(g)形成穿过沟槽的插塞，以及(h)形成穿过沟槽在插塞之上的源极带。
22.根据权利要求20的电源，进一步包括箝位区域，其形成在漏极区域或源极区域之下。
23.根据权利要求20的电源，进一步包括形成成直线、蛇形、锯齿或者离散偏移的截面结构的沟槽。
24.根据权利要求20的电源，其中源极区域具有少于1.19微米的宽度。
25.根据权利要求20的电源，其中电子设备包括便携电子装置或者数据处理中心。
全文摘要
半导体器件具有形成在衬底之内的阱区域。在衬底表面上形成栅极结构。在衬底之内邻近栅极结构形成源极区域。在衬底之内邻近栅极结构形成漏极区域。在源极区域和漏极区域之下形成第一箝位区域和第二箝位区域。穿过源极区域形成沟槽。沟槽允许源极区域的宽度降低至0.94至1.19微米。穿过沟槽形成插塞。穿过沟槽在插塞上形成源极带。在源极区域、漏极区域和栅极结构之上形成互连结构。半导体器件可以用于电源中以便为诸如便携电子装置和数据处理中心的电子设备提供低压。
文档编号H01L29/78GK102386101SQ20111032400
公开日2012年3月21日 申请日期2011年8月19日 优先权日2010年8月20日
发明者P·M·希, S·J·安德森 申请人:长城半导体公司