专利名称：栅氧化层界面陷阱密度测试结构及测试方法
技术领域：
本发明涉及MOS器件质量、可靠性测试技术领域，尤其涉及一种栅氧化层界面陷阱密度测试结构及测试方法。
背景技术：
随着半导体技术的飞速发展和微电子芯片集成度的大幅提高，集成电路的设计和加工水平已经进入纳米MOS时代，栅氧化层作为MOS器件的核心，在MOS器件质量、可靠性评估方面具有举足轻重的作用，其中栅氧化层的界面陷阱密度是非常重要的指标之一。栅氧化层界面陷阱的产生使得器件迁移率下降，导致器件性能降低，因此，在工艺流程中对栅氧化层界面陷阱的监测是十分必要的，往往需要进行相当数量的样品测试。如图1所示，常用的栅氧化层界面陷阱密度测试结构是氧化层电容结构或 MOSFET (金氧半场效晶体管)器件，是一个包括栅极和衬底的两端电容器件结构(图la)， 或者是一个包括源极、栅极、漏极和衬底的四端MOSFET器件结构(图lb)，其中Tox表示器件的栅氧化层厚度。栅氧化层的界面陷阱密度的常规的测试方法是分别针对η型和ρ 型MOS器件的栅氧化层测试结构进行测量，因为常规的测试结构是单个的栅氧化层电容或 MOSFET(金氧半场效晶体管)器件，因此需要分别在不同测试结构上进行栅氧化层界面陷阱密度的测量，才能获得CMOS集成电路工艺中涉及的η型和ρ型MOS器件的栅氧化层界面陷阱密度的信息。采用这种栅氧化层界面陷阱密度的测试结构及方法，测量时间长、测试效率低，测试成本高。
发明内容
(一 )要解决的技术问题本发明要解决的技术问题是提供一种栅氧化层界面陷阱密度测试结构及测试方法，其采用同一测试结构便可完成对η和P型MOS器件栅氧化层界面陷阱密度的测试，且缩短了测量时间、提高了测试效率，降低了测试成本。( 二 )技术方案为解决上述问题，本发明提供了一种栅氧化层界面陷阱密度测试结构，包括η型 MOSFET及对应的ρ型栅氧化层电容，或者ρ型MOSFET及对应的η型栅氧化层电容；所述η 型MOSFET与其对应的ρ型栅氧化层电容，以及ρ型MOSFET与其对应的η型栅氧化层电容共用栅极。优选地，所述测试结构的一侧为η型M0SFET，其η+掺杂构成所述测试结构的源极， 其P+掺杂以及P阱区构成所述测试结构的衬底，其栅极构成所述测试结构栅极的一部分； 所述测试结构的另一侧为P型栅氧化层电容，其在η阱区的η+掺杂构成所述测试结构的漏极，其栅极构成所述测试结构栅极的另一部分。优选地，所述测试结构的一侧为ρ型M0SFET，其ρ+掺杂构成所述测试结构的源极， 其η+掺杂以及η阱区构成所述测试结构的衬底，其栅极构成所述测试结构栅极的一部分；所述测试结构的另一侧为η型栅氧化层电容，其在ρ阱区的ρ+掺杂构成所述测试结构的漏极，其栅极构成所述测试结构栅极的另一部分。优选地，在预定器件宽度条件下，所述测试结构中的器件η型M0SFET、η型栅氧化层电容、P型MOSFET或ρ型栅氧化层电容的栅极的长度与其栅氧化层界面陷阱数量成正比。一种利用前述测试结构进行测试的方法，包括以下步骤A 在测试结构的源极、漏极、以及衬底之间施加正向偏置电压，在相同温度下，改变所述正向偏置电压，测量得到不同的衬底电流峰值；B 通过线性外推得到正向偏置电压为零时所对应的衬底电流；C:根据所述衬底电流与栅氧化层界面陷阱密度的正比关系，得到栅氧化层界面陷阱密度。一种利用前述测试结构进行测试的方法，包括以下步骤A 在测试结构的源极、漏极、以及衬底之间施加正向偏置电压，在相同正向偏置电压下，改变温度值，测量得到不同的衬底电流峰值；B 通过线性外推得到1/Τ为零时所对应的衬底电流，T为开尔文温度；C:根据所述衬底电流与栅氧化层界面陷阱密度的正比关系，得到栅氧化层界面陷阱密度。(三)有益效果本发明通过将η型和ρ型MOS器件栅氧化层界面陷阱密度的测试集成在一个测试结构中，没有额外增加压焊点的数量，从而节省了测试结构的面积，且本发明仅通过对同一结构的单次测量，便可完成栅氧化层界面陷阱密度测试，缩短了测量时间，提高了测试效率。由于本发明测试结构是四端结构，又可同时完成两种测试，所以减小了测试结构的版图面积，降低了测试成本。本发明提出的测试方法，得到了具有峰值特征的测量结果，峰值电流正比与栅氧化层界面陷阱密度，减少数据的不确定性，有益于栅氧化层界面陷阱密度的获取和分析。本发明测试方法无需使用电荷泵方法中所采用的脉冲信号发生器，简化了测试设置的环节，使用常规半导体参数测试仪就可以满足测试要求，节省了测试设备成本。
图1为本发明背景技术中所述传统栅氧化层界面陷阱密度测试结构的结构示意图；图2为本发明实施方式中所述η型栅氧化层界面陷阱密度测试结构的结构示意图；图3为本发明实施方式中所述ρ型栅氧化层界面陷阱密度测试结构的结构示意图；图4为本发明实施方式中所述栅氧化层界面陷阱密度测试电路图；图5为本发明实施方式中所述栅氧化层界面陷阱密度的测试典型特性图；图6为本发明实施方式中所述外推栅氧化层界面陷阱密度参数的方法示意图。
具体实施例方式下面结合附图和实施例，对本发明的具体实施方式
作进一步详细描述。以下实施
4例用于说明本发明，但不用来限制本发明的范围。本发明提供了一种栅氧化层界面陷阱密度测试结构，包括η型MOSFET及对应的ρ 型栅氧化层电容，或者P型MOSFET及对应的η型栅氧化层电容；所述η型MOSFET与其对应的P型栅氧化层电容，以及P型MOSFET与其对应的η型栅氧化层电容共用栅极。其中，所述测试结构的一侧为η型M0SFET，其η+掺杂构成所述测试结构的源极，其ρ+掺杂以及ρ阱区构成所述测试结构的衬底，其栅极构成所述测试结构栅极的一部分；所述测试结构的另一侧为P型栅氧化层电容，其在η阱区的η+掺杂构成所述测试结构的漏极，其栅极构成所述测试结构栅极的另一部分。所述测试结构的一侧为P型M0SFET，其ρ+掺杂构成所述测试结构的源极，其η+掺杂以及η阱区构成所述测试结构的衬底，其栅极构成所述测试结构栅极的一部分；所述测试结构的另一侧为η型栅氧化层电容，其在ρ阱区的ρ+掺杂构成所述测试结构的漏极，其栅极构成所述测试结构栅极的另一部分。其中，η型或ρ型部分栅极的长度大于等于栅极制造工艺中所允许的最短沟道长度。优选地，在预定器件宽度条件下，所述测试结构中的器件η型M0SFET、η型栅氧化层电容、ρ型MOSFET或ρ型栅氧化层电容的栅极的长度与其栅氧化层界面陷阱数量成正比。如图2所示，以η型栅氧化层界面陷阱密度测试结构为例，η型测试结构的左侧是 η型MOSFET器件部分，由n+、p-well和栅极构成本发明测试结构的源极、衬底和栅极，测试结构的右侧是P型栅氧化层电容部分，由iAniell和栅极构成本发明结构的漏极、衬底和栅极，其中栅极是共用的，这样就形成了一个同时包含了 η和ρ型器件的栅氧化层界面陷阱密度测试结构。其中，Ln和Lp分别表示测试结构中η型和ρ型部分的长度，与栅氧化层界面陷阱数量成正比。在栅氧化层界面陷阱密度测试中，Ln和Lp应大于等于栅极制造工艺所允许的最短沟道长度，而测试结构中η型或ρ型部分的沟道宽度为固定值。同样的，ρ型栅氧化层界面陷阱密度测试结构具有类似的设计，如图3所示。在进行栅氧化层界面陷阱密度测试时，需要在源、漏端和衬底之间施加正向偏置， 电压的绝对值小于0. 7V，栅极电压从器件积累扫描到器件弱反型，不能超过电源电压，以免造成对栅氧化层的高压损伤，在栅电压扫描过程中，同时测量衬底电流，结构测试电路如图 4所示。对于本发明的测试结构，根据复合中心理论，当栅极电压使得栅氧化层界面处的电子和空穴浓度相等时，栅氧化层界面陷阱作为复合中心而产生的复合电流最大，即在衬底电流上呈现出峰值特性，如图5所示。其中衬底电流的峰值可以表示为
_2] AIsub = I qn^vthNltAexp( ^^)其中，A为所测界面陷阱的面积，σ为界面陷阱的俘获截面，Vth为热运动速度，Vf 为源漏端对衬底的正向偏置电压，Kb为玻尔兹曼常数，T为开尔文温度，Nit为界面陷阱密度，q为电子电量，Iii是本征半导体浓度。因此，衬底电流的峰值与正向偏置电压和1/T成指数关系。由于n-well和p-well的类型相反，所以衬底电流出现峰值的位置不同，从图5中可以看出，在栅电压扫描范围内，衬底电流出现的两个峰值分别对应了测试结构中η型和ρ 型部分，因此实现了同时测量η和ρ型MOS器件栅氧化层界面陷阱密度的目的。一种利用前述测试结构进行测试的方法，包括以下步骤
A 在测试结构的源极、漏极、以及衬底之间施加正向偏置电压，在相同温度下，改变所述正向偏置电压，测量得到不同的衬底电流峰值；B 通过线性外推得到正向偏置电压为零时所对应的衬底电流；C:根据所述衬底电流与栅氧化层界面陷阱密度的正比关系，得到栅氧化层界面陷阱密度。一种利用前述测试结构进行测试的方法，包括以下步骤A 在测试结构的源极、漏极、以及衬底之间施加正向偏置电压，在相同正向偏置电压下，改变温度值，测量得到不同的衬底电流峰值；B 通过线性外推得到1/T为零时所对应的衬底电流，T为开尔文温度；C:根据所述衬底电流与栅氧化层界面陷阱密度的正比关系，得到栅氧化层界面陷阱密度。以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。
权利要求
1.一种栅氧化层界面陷阱密度测试结构，其特征在于，包括η型MOSFET及对应的ρ型栅氧化层电容，或者P型MOSFET及对应的η型栅氧化层电容；所述η型MOSFET与其对应的 P型栅氧化层电容，以及P型MOSFET与其对应的η型栅氧化层电容共用栅极。
2.如权利要求1所述的栅氧化层界面陷阱密度测试结构，其特征在于，所述测试结构的一侧为η型M0SFET，其η+掺杂构成所述测试结构的源极，其ρ+掺杂以及ρ阱区构成所述测试结构的衬底，其栅极构成所述测试结构栅极的一部分；所述测试结构的另一侧为P型栅氧化层电容，其在η阱区的η+掺杂构成所述测试结构的漏极，其栅极构成所述测试结构栅极的另一部分。
3.如权利要求1所述的栅氧化层界面陷阱密度测试结构，其特征在于，所述测试结构的一侧为P型M0SFET，其ρ+掺杂构成所述测试结构的源极，其η+掺杂以及η阱区构成所述测试结构的衬底，其栅极构成所述测试结构栅极的一部分；所述测试结构的另一侧为η型栅氧化层电容，其在P阱区的P+掺杂构成所述测试结构的漏极，其栅极构成所述测试结构栅极的另一部分。
4.如权利要求2或3中所述的栅氧化层界面陷阱密度测试结构，其特征在于，在预定器件宽度条件下，所述测试结构中的器件η型M0SFET、η型栅氧化层电容、ρ型MOSFET或ρ 型栅氧化层电容的栅极的长度与其栅氧化层界面陷阱数量成正比。
5.一种利用权利要求1-4中任一项所述测试结构进行测试的方法，包括以下步骤A 在测试结构的源极、漏极、以及衬底之间施加正向偏置电压，在相同温度下，改变所述正向偏置电压，测量得到不同的衬底电流峰值；B 通过线性外推得到正向偏置电压为零时所对应的衬底电流；C:根据所述衬底电流与栅氧化层界面陷阱密度的正比关系，得到栅氧化层界面陷阱密度。
6.一种利用权利要求1-4中任一项所述测试结构进行测试的方法，包括以下步骤A 在测试结构的源极、漏极、以及衬底之间施加正向偏置电压，在相同正向偏置电压下，改变温度值，测量得到不同的衬底电流峰值；B 通过线性外推得到1/Τ为零时所对应的衬底电流，T为开尔文温度；C:根据所述衬底电流与栅氧化层界面陷阱密度的正比关系，得到栅氧化层界面陷阱密度。
全文摘要
本发明公开了一种栅氧化层界面陷阱密度测试结构及测试方法，涉及MOS器件质量、可靠性测试技术领域，所述测试结构包括n型MOSFET及对应的p型栅氧化层电容，或者p型MOSFET及对应的n型栅氧化层电容；所述n型MOSFET与其对应的p型栅氧化层电容，以及p型MOSFET与其对应的n型栅氧化层电容共用栅极。本发明采用同一测试结构便可完成对n和p型MOS器件栅氧化层界面陷阱密度的测试，且缩短了测量时间、提高了测试效率，降低了测试成本。
文档编号H01L23/544GK102522386SQ20111039700
公开日2012年6月27日 申请日期2011年12月2日 优先权日2011年12月2日
发明者何燕冬, 张兴, 张钢刚, 洪杰 申请人:北京大学