专利名称：具有电容性隔离的单片集成电路的制作方法
技术领域：
本发明涉及一种集成电路，特别是涉及一种具有电容性隔离的单片或单芯片集成电路以及一种制造集成电路的方法。
背景技术：
对于大多数应用而言，信号穿过电隔离势垒(barrier)的传输是重要的，应用包括如下:连接到干线电源的医疗设备(为了患者的安全)；连接到干线电源的设备之间的通过电缆的通信链路(为了避免接地回路)，例如USB、火线、以太网等等；电话线中隔离·电信设备(用于雷击保护)；干线电源数据网络(用于干线电源电力隔离)；精确的音频、检测和数据采集(用于抑制噪音拾取)；工业检测和控制(用于各种电源域的隔离)；自动(automotive)电路(用于保护免受高压电尖峰的影响)。通常，这样的通信已经通过使用光耦接器穿过电隔离势垒发送和接收光信号来实现。然而，光耦接器仅可支持较低的数据速率( IOMbps)并且消耗大量电力(>10mW)。由于这种缺点，电子设备制造商越来越多地引进基于多种技术的其他形式的数字隔离器，包括电感性(变压器)、电容性、以及巨磁电阻(GMR)耦接。然而，这些技术目前限于 150Mbps的数据速率。由于已经出现新的高速信令标准(包括USB2480Mbps、USB3、火线、以及千兆以太网)，所以迄今为止，不能轻易地并且有效地将其隔离。最好提供缓解先有技术的一个或多个困难，或者至少提供有效替换方案的一种集成电路以及一种制造集成电路的方法。
发明内容
根据本发明的某些实施方式，提供了一种集成电路，包括:至少两个集成电路部分，在单个电绝缘芯片上彼此隔开；以及至少一个位于芯片上的耦接区，在其他彼此隔离的集成电路部分之间提供电容性耦接；集成电路部分在单个芯片上由多个层形成，这些层包括金属层、介电层以及至少一个半导体层；其中，至少一个介电层从集成电路部分延伸穿过耦接区，并且至少一个对应的金属层和/或至少一个半导体层从每个集成电路部分中延伸并部分穿过耦接区，以在该耦接区内形成电容器，从而在集成电路部分之间提供电容性耦接。本发明的某些实施方式还提供了一种集成电路，该集成电路包括:至少两个集成电路部分，在单个电绝缘芯片上彼此隔开；以及至少一个位于芯片上的耦接区，在其他彼此隔离的集成电路部分之间提供电容性耦接；集成电路部分在单个芯片上由多个层形成，这些层包括金属层、介电层以及至少一个半导体层；其中，至少一个介电层从集成电路部分延伸穿过耦接区，至少一个对应的金属层和/或至少一个半导体层从每个集成电路部分中延伸并部分穿过耦接区，以在该耦接区内形成电容器，从而在集成电路部分之间提供电容性耦接；以及其中，集成电路在集成电路部分周围包括不连续的芯片密封件，不连续的芯片密封件具有一种彼此隔开的芯片密封件部分由布置在与至少一个耦接区对应的位置处的间隙所分离的形式。本发明的某些实施方式还提供了一种集成电路，包括:至少两个集成电路部分，在单个电绝缘芯片上彼此隔开；以及至少一个位于芯片上的耦接区，在其他彼此隔离的集成电路部分之间提供电容性耦接；集成电路部分在单个芯片上由多个层形成，这些层包括金属层、介电层以及至少一个半导体层；其中，至少一个介电层从集成电路部分延伸穿过耦接区，至少一个相应的金属层和/或至少一个半导体层从每个集成电路部分中延伸并部分穿过耦接区，以在该耦接区内形成电容器，从而在集成电路部分之间提供电容性耦接；其中，每个所述集成电路部分经由对应的一对所述电容器电容性耦接至对应的其他所述集成电路部分，每个所述电容器通过对应的导体连接至每个所述集成电路部分；以及
其中，一个或多个对应的静电放电(ESD)组件连接在对应的导体与用于静电放电的一个或多个吸收件(sinks)之间。本发明的某些实施方式还提供了一种制造集成电路的方法，该方法包括:在单个电绝缘基底上形成多个层，这些层包括金属层、介电层以及至少一个半导体层；对这些层中的至少多个层进行图案化，以形成在基底上彼此隔开的至少两个集成电路部分以及至少一个耦接区，该耦接区在其他彼此隔离的集成电路部分之间提供电容性率禹接；其中，至少一个介电层从集成电路部分延伸穿过耦接区，至少一个对应的金属层和/或至少一个半导体层从每个集成电路部分中延伸并部分穿过耦接区，以在该耦接区内形成电容器，从而在所述集成电路部分之间提供电容性耦接。
在后文中参照附图，仅通过示例描述了本发明的某些实施方式，其中:图1是示出单芯片高压隔离器的基本组件的示意图；图2是具有纵向间隙耦接电容器的隔离器的一个实施方式的示意性剖面侧视图；图3是具有横向间隙耦接电容器的隔离器的一个实施方式的示意性剖面侧视图；图4是利用倒装SOI工艺形成的、具有横向间隙耦接电容器和顶部有源硅层的隔离器的一个实施方式的示意性剖面侧视图5包括根据本发明的一个实施方式由层Ml和M3形成的彼此隔开的金属电容器板的一个配置的示意性平面图和侧视图；图6是根据本发明实施方式由两组交叉式金属指状物形成的电容器的示意性平面图，其中，该指状物的末端具有可选的圆角；图7到9是示出根据本发明实施方式用于向隔离器或电路片或芯片的基本元件提供ESD保护的各个电路配置的示意图；图10包括具有由三个金属层形成的交叉式细长指型电极形式的横向间隙电容器的示意性平面图和剖面侧视图；图11是具有两个彼此隔开并相互隔离的集成电路部分的集成电路芯片的示意性平面图，其中，该两个集成电路部分由布置在该集成电路部分之间的耦接区内的电容器耦接;图12A到12E是示出芯片密封件的各种配置的示意图，这些配置限制或阻止芯片密封件外部的视线进入芯片密封件内的电路中；图13是集成电路的实施方式的示意性剖面侧视图，其中，堆叠层在耦接区的边缘附近成阶梯式，以提高布置在其上的钝化层的均匀性；图14A是具有由重叠的金属层形成的电容器的集成电路的实施方式的示意性剖面侧视图；以及图14B是示出本文中所描述的电容器的一个可能的串联/并联互连的电路图。
具体实施例方式本发明的实施方式涉及具有电`容性隔离的单片、单芯片或单基底集成电路，特别是涉及单个介质绝缘芯片上的高速、高压(高达几kV)电容性隔离器以及基于这种隔离器的器件。在单芯片上而非在多芯片组装件上形成隔离器使得制造成本更低，并且减少了操作电力消耗。图1中示出了电容性隔离器的基本概念。电容隔离器包括一个功能或电路模块102，该模块通过至少两个电容性连接106与另一个功能或电路模块104通信，这是允许形成完整电路的最小数量。电容器106在功能组件102、104之间提供流电(galvanic)隔离，同时允许可用信号通过电容性耦接在功能组件102、104之间传递。通过接口进行通信的类型可包括以下项中的一个或多个:(i)单向或双向交流或直流电力(后者经由交流信号的整流);(ii)单向或双向模拟通信；以及(iii)单向或双向数字通信。本文中所描述的隔离器配置可支持所有这些通信类型，并且还提供胜过先有技术的某些独特的优势，包括速度高得多的数字通信。当前技术水平的隔离器提供了每个信道高达 150Mbps的数据速度，然而，已经测量本文中所描述的SOS (蓝宝石上硅(silicon-on-sapphire))基底上的数字隔离器提供超过IGbps的数据速度。电容器配置如图2和3的剖面侧视图中所示，单片高速高压隔离器包括一个功能或电路模块202，该模块通过至少两个电容性连接206 (图2中仅可见其中之一)与另一个功能或电路模块204通信，每个电容性连接206由对应的一对彼此隔开的金属电极或“板”208、210形成。应理解的是，尽管本文中所描述的电容器的彼此隔开的电极在本文中通常可被与传统电子设备相一致地称为“板”，但是这不应理解为对电容器电极的物理形状或配置有任何的限制。在图2的实施方式中，电容器的金属板208、210是布置在薄图案化硅层214上的交替图案化的金属层和金属间介电层的堆叠212中的图案化金属层的一部分，该薄图案化硅层214被轮流布置在可以是蓝宝石的厚介电基底216上。堆叠212的金属层包括布置在η个图案化金属层M1、M2、...Mn之上的顶部金属层Mtop。虽然图2示出金属板208、210由堆叠212中的具体金属层Ml和Mtop构成，但是只要在这些板之间具有足够的介电厚度来耐受额定隔离电压，就可使用堆叠212中的任意两个或多个金属层。此外，虽然图2中未示出，但是至少一个掺杂的多晶硅层通常被包括在堆叠212内，并且耦接电容器中的一个或两个电容器板可由这些掺杂的娃层中的一个或多个构成，而非由金属层构成。此外，在某些实施方式中，至少一个稱接电容器的底板由有源娃层214形成。芯片与一般在封装的集成电路中一样被支撑在金属基板(paddle) 240上。如图2中所示，通过将硅层214和堆叠212中的金属层图案化，功能或电路模块202、204彼此隔开以定义仅包含提供电容性连接206的介电体和金属(而在某些实施方式中，硅)板208、210的耦接区218。此外，这些金属板208、210中的每一个仅仅部分地延伸穿过耦接区218，在板的末端与耦接区218的边缘(因此也是功能或电路模块202、204中的对应一个模块的最近边缘)之间剩下宽度为Wgap2和Wgapl的“截断(no-go)”区220和241。因此，金属板208、210在两个截断’区220之间的中间区222内重叠。此外，在隔离势垒的任一侧上的有源硅层214的彼此隔开的部分之间的趋近的最近距离由尺寸Wsub表示。介电基底的厚度为Tsub。在这种情况下，Toxl是底部金属层下面的氧化物的厚度，Tox2是顶部金属层上面的氧 化物加钝化的厚度。Tcap是这两个板之间的氧化物的厚度。穿过Tcap的击穿路径是预定的击穿路径，并且根据隔离电容器需要耐受的电压选择该尺寸。然而，有其他可能的“寄生(parasitic)”击穿路径，其他尺寸被选择以确保其可至少耐受与预定路径一样多的电压。这些其他击穿路径的部分列表是:(i)直接从金属层的一部分到金属层的另一部分:氧化物内的Wgapl或Wgap2 ；(ii)从有源娃层开始，沿着基底，向上至最近的金属层:Wgap2 (基底)+Toxl (氧化物);(iii)从顶部金属层开始，穿过介电材料至密封剂，沿着密封剂材料，返回向下穿过介电材料至隔离势鱼的另一侧上的顶部金属:Tox2 (氧化物)+Wgapl (密封剂)+Tox2 (氧化物);(iv)直接沿着隔离势垒的任一侧上的有源硅层214的部分之间的基底=Wsub (基底)；以及(V)从有源娃层开始，向下穿过厚度为Tsub的介电基底216至金属基板240,返回向上穿过介电基底216至隔离势垒的另一侧上的有源硅层214 =Tsub (基底)+Tsub (基底)。同样，图3和4示出了在势垒上保持隔离的关键性尺寸。下面详细解释计算用于某些示例实施方式的这些尺寸的最小值。根据这些示例，本领域的技术人员能够容易地计算所描述的纵向和横向电容器配置的变化或实际上其他的配置所需要的尺寸，例如，诸如图10中所示的纵向和横向堆叠的组合。如图5中的平面图所示，在某些实施方式中，电容器的金属板502、504可相对地大，并且为了消除这种大面积的金属的应力，每个板502、504可包括开口，在某些实施方式中，如图所示，这些开口具有一系列彼此平行的细长开口 506的形式。此外，板502、504的角可以是圆的，从而减小角处的电场浓度，并由此增大板502、504以及该器件的其他部件之间的击穿电压。此外，板层502、504中的一个或多个可包括一个或多个电隔离的金属虚拟结构，仅仅用于帮助进行平面化。例如，图5内的平面图和剖面侧视图中所示的板由Ml和M3金属层构成，在平面图内，上覆的M3层板504通常具有正方形板(虽然具有圆角和细长开口)的形式，细长部分508从一侧延伸，以便连接板504与对应的功能或电路模块(未示出)。下面的Ml层板502具有相似的形式，但是该板502的细长部分510在相反的方向朝着另一个对应的功能或电路模块(未示出)延伸。由于上覆的M3层板504的细长部分508延伸穿过下面的Ml层板502的边缘，所以实际上，这表示细长部分508不一定为平坦或平面状，而是在上覆的M3层的细长部分508的下面可具有与下面的Ml层板的边缘对应的阶梯。这个阶梯可能导致布置在Ml和M3金属层之间的金属间介电层的薄化，从而在这两个金属层Ml和M3之间提供减少的分离(并且因此可能是优选的击穿路径)。通过在下面的Ml金属层中提供电隔离的虚拟结构512，但是与Ml层板502隔开，上覆层中的阶梯以及由此带来的电介质的任何薄化有效地转移到虚拟结构512的最外部边缘514。由于虚拟结构512电隔离，所以M3层与虚拟结构之间减少的分离具有很小的或没有影响，从而该问题得到缓解。对于本领域的技术人员而言，虚拟结构512显然应与Ml层板502相距不但足够大的距离以避免提供另一个优选的击穿路径，而且也足够小以从Ml层板502转移介电薄化。在一倍到两倍的额定板分离之间的间距对于多个实际实现方式来说是足够的。
如图2到4中所示，功能或电路模块202、204中的每个模块包括I/O模块224和功能模块226。对于本领域的技术人员而言显而易见的是，这些模块224、226虽然完全示意性表示为堆叠212和硅层214的整个未图案化层，但实际上，这些层理所当然地进行了图案化，并且可包括其他层，以便规定隔离器所需要的适当功能。如下面进一步进行描述，由硅层214和堆叠212形成的对应的密封环228、230被布置在每个功能或电路模块202、204的周围。如图所示，通过在顶部金属层Mtop和封装引脚234之间的引线接合232，实现到I/O区224的外部连接。整个器件封装在密封剂材料236 内。在图3的实施方式中，电容性连接206由堆叠212中的一个或多个金属层形成，其中，每个这种金属层通过在由金属间电介质填充的层内形成光刻(lithographically)定义的间隙或开口来定义相应的一对电容器电极。因此，在该实施方式中，电容器“板”(即，光刻定义的金属层的边缘)被纵向放置，而其间的尺寸为Wgap的间隙为横向；即，在与介电基底216平行的方向。如上所述，在其他实施方式中，除了或代替堆叠212中的一个或多个金属层，还可通过这种方式配置堆叠212的一个或多个多晶硅层和/或有源硅层214。为了提供足够大的板面积，可对构成电容器板的一个或多个金属层中的每个可进行图案化来在平面图内将板定义为具有交叉“指状物”组的形式(即，两组彼此隔开的细长型电极，每组电极与另一组电极交错)，如图6中所示。在某些实施方式中，细长型电极或‘指状物’的末端被以适当的曲率半径(比如，如图所示，指状物宽度的一半)弯曲，以便减少另外发生在电极的锋锐边缘处的电场浓度。与图2的实施方式中一样，一个或多个金属层、一个或多个多晶硅层(未示出)、或甚至有源层214可用于形成每个电容器。虽然图3示出了金属层M2、...Mn中的每一个的一对指状物的趋近的最近点，但是实际上，多个平行的指型电极可用于增大总电容。电极之间的趋近的最近点被选得足够大以使间隙内的金属间电介质可耐受所需要的隔离电压，而不被击穿。此外，上述纵向和横向电容器板配置可通过多种方式组合；例如,其中，横向电容器由不同高度处交替的指状物组形成。这可通过增大纵向和水平边缘电场，增大总电容。例如，图10示出了分别由Ml、M2和M3金属层形成的三个交叉指型电极结构的平面图和剖面侧视图。Ml和M3电极结构被等同地图案化来分别提供通过母线或终端相互连接的三个细长型电极或指状物。在平面图内，M3结构直接位于形状相同的Ml结构的顶部，但是在侧视图中，这些结构通过布置在其间的金属间电介质彼此隔开。M2层结构相似，但是提供四个细长指型电极，这四个细长指型电极在平面图内被布置为关于这三个Ml和M3指状物对称，而在平面图和侧视图中被 分别布置在这三个Ml和M3指状物之间。此外，如下进一步所述，尽管这通常要求该器件的其他可能的击穿路径同样稳健，但任何数量的这种电容器可被串联以增大整个器件的击穿电压。在图14A中的剖面侧视图中示出了一个示例实施方式，该示例实施方式示出了重叠的金属1-金属3电容器的串联连接。如半导体处理中常用的那样，电容器由中间金属孔径或层1400电连接。图14A中的电容器可如图5中的示例中所示那样被电互连。同样，本文中所描述的交叉指型电极电容器可被串联连接。此外，本文中所描述的任何电容器可被串联或并联(以便增大耦接电容)连接、或如图14B那样通过串联/并联组合连接。根据本文中的公开内容，对于本领域的技术人员而言，电容器结构和串联/并联互连拓扑结构的多种其他变化是显而易见的。基底的选择可使用本领域的技术人员公知的标准半导体器件处理技术和设备来制造本文中所描述的隔离器。上述实施方式使用布置在厚介电层或基底216上的薄硅膜214，前者提供电隔离。通过使用绝缘体上硅片(SOI)晶片作为用于处理的原始材料或基底，这种总体配置被方便地提供。可商用的SOI晶片最常见的形式包括在晶片的顶部表面具有其上布置薄硅层的埋氧层的硅抓柄晶片。这些SOI晶片内的埋氧层的厚度通常为大约为IOOnm到I μ m，但是可大于2 μ m。为了使这种基底与高压(kV)应用匹配，需要使用沟槽隔离或场氧化(field oxidation)来去除或完全氧化功能模块之间(即，穿过电容性势鱼)的薄娃层的部件；某些SOI晶片具有非常薄的有源硅层，以使即使是对该层内所选择的部分的场氧化也能完全将那些部分氧化，并从而使该层的剩余的未氧化部分彼此隔离。具有更厚的硅层的SOI晶片需要额外的深场氧化或使用沟槽蚀刻来完全隔离功能模块。可使用其他绝缘体上硅片基底，其中，在隐埋硅二氧化物层下面的层并非硅，而是绝缘材料，例如，硅玻璃、金刚石、或氧化物、氮化物、氟化物、或碳化物化合物。使用在文献中详细记载的且本领域的技术人员公知的标准层转移处理可制造这些基底。此外，还可使用直接接触有源硅的绝缘基底，而无需具有插入的二氧化硅层。另一种形式的绝缘体上硅片晶片包括顶部硅层，该顶部硅层附接至厚介电层或大块介电基底。通过将预先存在的硅层接合至电介质、或者通过电介质上的硅层的原位沉积或生长，可形成这种晶片。当电介质具有兼容的单晶结构时，单晶硅层可在电介质上外延生长。这种厚介电基底包括生长的或接合的蓝宝石上硅(SOS)晶片。无论SOI基底或SOI晶片使用什么形式，沟槽蚀刻或场氧化都可用于在电容性耦接区上完全去除有源硅层所选择的部分。在可商用的SOS晶片的情况中，当场氧化将有源硅层的剩余部分彼此完全分离时，自然就发生这种情况。之后，可使用标准的CMOS处理步骤来制造隔离器的其他组件，包括栅形成、掺杂、接触式ILD (层间电介质)沉积、蚀刻、多级金属和ILD形成和蚀刻、以及顶部级钝化和蚀刻。除了上述不同的电容器配置以外，在某些实施方式中，有源硅或“器件”层214位于金属层的顶部，而非如图2和3中所示位于金属层的下面。例如，图4中所示的隔离器包括如图3中实施方式那样的横向电容器配置，但是硅层214靠近隔离器的顶部，而非布置在介电基底216上。通过(对标准的隐埋氧化物SOI晶片)应用用于制造对应的非倒置实施方式(例如，图3的隔离器)的相同的处理步骤，包括顶部钝化，但是并不蚀刻接触垫开口，可制造这些‘倒置的’或‘倒装的’实施方式。整个所产生的处理过的晶片之后被(在其钝化侧)接合至电介质抓柄晶片或基底。之后，原始SOI晶片的硅基底或抓柄部分完全去除，同时留下埋氧化层。随后，通过 隐埋的氧化物形成蚀刻垫开口，触点被制造，器件被封装以提供图4中所示的器件配置。去除SOI晶片的硅抓柄消除了击穿路径以及与其相关的电容。在某些其他实施方式中，在硅抓柄去除步骤之后，其他介电晶片或覆盖物与露出的氧化层接合以便增大隔离器的高压击穿强度。然后，通过所产生的“夹层”结构的介电基底/覆盖物中的任一个可制造接触垫。如果通过第一接合的介电晶片制造触点，那么所得的器件可再次倒置以使有源硅层214再次布置在金属介电层堆叠212的下面。保持隔离的布局除了电容器配置以外，对于保持隔离而言，其他布局考虑因素也很重要。具体地，最终的封装隔离器包括对隔离具有影响的以下材料:(i)包围封装隔离器的空气，这个介质具有最低的介电强度并且设置封装本身所需要的最小宽度；(ii)封装材料(通常为塑料)，在芯片周围形成密封并排除气穴，这种材料的介电强度通常比空气高，但是比芯片本身的金属间电介质和钝化低；(iii)金属间电介质，通常为氧化物；(iv)芯片的顶部钝化电介质，通常为氧化物和/或氮化物；(V)基底电介质，可以是SOI晶片的隐埋氧化物、蓝宝石、玻璃或其他介电材料；(Vi)在适用的情况下，处于介电基底之下的导体或半导体，在隐埋氧化物SOI晶片的情况中，这是处于隐埋氧化物之下的硅抓柄晶片；以及(Vii)通常位于封装芯片内的芯片的下面的金属基板以及芯片附接材料的对应导电或不导电层。布置电路(包括电容器)时，需要考虑所有可能的击穿路径。对于纵向和横向电容器配置而言，可能的击穿路径包括:(i)在露出的封装引脚234之间，穿过空气；(ii)在芯片垫之间(在接合线232附接的点处)，穿过密封剂236 ；
(iii)在有源硅层214的部分之间，横向穿过电介质或者纵向地向下穿过基底到导电层(例如，如果具有娃抓柄和/或金属基板，那么为娃抓柄或金属基板)或密封剂236(如果在隔离器的那一侧上有一个密封剂的话)，沿着导电层或密封剂，并且再次向上穿过基底；(iv)在顶部金属层之间，横向穿过金属间或钝化电介质，或者纵向向上穿过钝化层，沿着密封剂236，并且再次向下穿过钝化层。此外，横向电容器配置在电容器板之间包括以下其他可能的击穿路径:(V)纵向向上穿过金属间和钝化电介质，沿着密封剂236，并且再次向下穿过钝化和金属间电介质；以及(vi)纵向向下穿过金属间电介质，横向沿着基底并且再次纵向向上穿过金属间电介质。根据上述各种材料的厚度和介电强度，布局需要被配置为使所有以上潜在的击穿路径可耐受所需要的隔离电压。对于穿过对应的介电强度为El...En(V/ym)的材料Ml...Mn的指定路径而言，并且其中，穿过每个材料的路径长度为L1...Ln(y m)，路径的总隔离强度为:V=E1*L1+...+En^Ln下面提供某些工作示例:
示例1:SOS基底上的横向电容器:金属间和钝化氧化物介电强度:1000V/μ m密封剂介电强度:15V/μ m蓝宝石介电强度:50V/ μ m空气:2V/μm顶部钝化厚度Tpass:1 μ m如果需要5kV的隔离容差，那么将图3中所示的尺寸选为具有以下最小值:(i) Wsub=IOO μ m (穿过蓝宝石基底216的有源层214S1- Si击穿);(ii)Tsub=50ym (向下穿过基底216到导电层或密封剂236的有源层214S1- Si击穿);(iii) ffgap=5 μ m (穿过电容器板之间的电介质的横向击穿)；(iv) Tbot=2.5 μ m (向下到基底216的在电容器板之间的击穿)；(v)Ttop=2.5μ (向上到密封剂236中的在电容器板之间的击穿)；(vi) ffcapl=200 μ m (向上到并穿过密封剂236的在顶部金属之间的击穿)；(vii) Wcap2=333 μ m (穿过密封剂236的在接触垫或接合线之间的击穿)；以及(viii) Wpackage=2.5mm (在露出的封装引脚234之间的击穿-根据标准规定)。示例2:隐埋氧化物SOI基底上的横向电容器:SOI芯片上的隐埋氧化物(BOX)的介电强度远远高于蓝宝石的介电强度；在这个示例中，该强度为1000V/μ m。对于5kV隔离而言，应用为以上SOS示例的给出的尺寸，除了以下以外:(i ) Wsub=5 μ m ;以及(ii) Tsub=2.5 μ m。
密封环配置密封环(在本技术中也称为‘芯片密封件’)在集成电路周围使用以保护芯片上的电路免受从密封剂材料扩散入的污染物的影响，并且也防止裂纹扩展到芯片内。通常，密封环包括多个连续的金属的、多晶硅的和有源硅的环，并且电接地，该连续的环在电路核心周围并尽可能地靠近核心以减少整体芯片面积。然而，发明人已经确定，密封环表示穿过隔离势垒上的击穿路径。
因此，为了实现高压(kV)隔离，发明人已经确定需要修改标准的密封环配置。虽然能够完全地除去密封环以便去除其击穿路径，但是实际上这是不可取的，这是因为会完全丧失密封环的保护功能。一种修改是，根据材料厚度和介电强度，提高密封环228、230和核心电路226之间的横向分离(例如，对于kV隔离而言，达到>10 μ m)，并且使密封环电浮动(electrically float)。在以上示例I中，密封环与核心电路226的横向分离在芯片的每一侧上需要为50μπι (Wsub的一半)。对于2mm x 2mm的芯片而言，密封环和核心电路226之间50μπι的间距会导致10%的面积损失，这非常严重的。另一种修改(其可单独地或与第一修改相结合地使用)是，在隔离区218内密封环228、230中引入断口 2104，如图11和图2到图4的实施方式中所示，从而使密封环228、230在耦接区218上不连续。密封环以这种方式断开时，每个互相隔开的密封环部分228、230可与对应的本地地线电连接。如图11中所示，靠近芯片密封件228、230内的每个断口或间隙2104时，在某些实施方式中需要增大芯片外缘2106到耦接区218的距离2102以在任何污染物影响隔离器之前增大需要穿过的距离。由于仅仅需要在芯片周长在耦接区218附近的部分上这样做，所以面积损失相对小。然而，密封环内的断口或间隙2104可提供裂纹从芯片密封件的外部扩展到芯片核心内的路径。为了杜绝发生这种情况，在某些实施方式中，芯片密封件并不仅仅在断口或间隙2104处停止，而是该间隙处的芯片密封件的至少一个端部被配置成减小穿过间隙从芯片密封件外部扩展到芯片密封件内部区的可能的线性或接近线性的裂纹扩展路径的角度范围。换一种说法，这些配置限制或阻止从芯片密封件外到芯片密封件内部区的‘视线’(即，线性路径)。例如，图12a示出了芯片密封件配置，该配置允许与断口 2104大致垂直的方向扩展的仅仅线性或大致线性的裂纹无阻碍地穿入芯片核心内。芯片密封件中远离芯片密封件其他部分(在这个示例中，正交地)延伸的的部分阻止以其他角度扩展的裂纹。图12b示出了一个示例性芯片密封件配置，该阻止所有线性或接近线性路径的裂纹扩展到芯片核心内。此外/或可选地，在芯片密封件间隙处，也可使用一个或多个额外的并间隔开的芯片密封件部分。例如，在图12c的实施方式中，增加了物理且电气隔离的芯片密封件部分，该部分与其他芯片密封件部分隔开并且与这些其他部分之间的断口或间隙相邻。芯片密封件的种额外的“壁部”或“栅栏”结构构成裂纹阻止结构，该结构有效地防止裂纹扩展，这是因为该结构去除了通过芯片密封件内的间隙的任何线性或直线路径。在其他实施方式中，通过在间隙处配置芯片密封件的至少一端来限制进入芯片密封件内的电路区的路径并提供一个或多个独立的或隔开的结构，上述实施方式的特征被组合为使这些特征的组合阻止这种路径。例如，图12d和12e示出了有效地阻止弯曲或曲折线路的裂纹扩展的实施方式。对于本领域的技术人员而言，使用更复杂的几何形状的设置或多个“壁部”或“栅栏”的其他这样的设置是显而易见的。这种设置被描述为迷宫般芯片密封件结构，这种结构仅仅允许盘旋的路径从芯片密封件的外部进入芯片密封件内部的电路区内。此外，额外的芯片密封件部分不一定朝着芯片的核心侧(内部)，如图12c到12e中所示，但是可交替地位于芯片密封件的外侧。芯片密封件内的断口 2104还提供了污染物扩散到芯片内的路径。这种污染物通常沿着层间电介质扩散，因为这些电介质通常为芯片叠层内孔隙度最大的材料。为了禁止发生这种情况，如图13中的截面内所示，在某些实施方式中，在芯片密封件内的间隙附近，将层间电介质蚀刻掉，以露出一部分基底，从而使钝化材料(通常为氮化物或其他抗污染层)直接沉积在芯片密封件和间隙内所露出的基底部分之上。如图13中所示，在某些实施方式中，以阶梯状或锥形方式将芯片密封件材料蚀刻为使得每层的上表面的一部分被露出，从而在间隙2104处形成阶梯状或倾斜的峡谷(而非陡崖)。这种配置使得钝化材料直接沉积在每个芯片密封件层的露出部分上，从而提高钝化材料涂层的均匀性。这种配置可与诸如图12a到12e中所示的配置这样的不连续的芯片密封件配置相结合使用。ESD 保护
对于在组装和正常使用的过程中保护集成电路不受到静电损害而言，ESD (静电放电)保护是重要的。通常的做法是，在所有IO垫上添加ESD保护电路。商业上最常用的方法是，将每个IO垫钳位(clamp)至一个共用ESD导体(通常使用齐纳二极管或与二极管并联的迅速恢复器件接地)，或经由二极管钳位至一对ESD导体(通常为电源线和接地线)中，并分别钳位这两个导体。本文中所描述的隔离器在单个芯片上提供电流隔离。因此，在该芯片的所有部件上设置一个共用的ESD网络不切合实际，因为每个隔离的部件需要具有一个单独的独立ESD网络，以便保护每个隔离的部件免受本地ESD事件的影响。然而，考虑在芯片的两个隔离部件之间发生的ESD事件也是重要的。因此，内部隔离电容器终端子也需要被包含在对应的ESD保护网络内，并在ESD保护方面被以与芯片IO相同的方式进行处理。图7A示出了使用初级二极管使ESD电流分流到隔离势垒的每一侧上的ESD保护网络的一个示例。图7B示出了在初级二极管和功能电路块之间具有串联电阻器的另一个示例。图7C示出了在每个耦接电容器的每一侧上具有两组旁路二极管的又一个示例，其中，在每对二极管之间具有串联电阻器。图8A示出了另一个示例，其中，钳位器件和二极管的并联组合用于使ESD电流分流到每个电容器的每一侧上的接地线VSS1、VSS2。将钳位器件示意性显示为齐纳二极管，但是该器件可为任何钳位电路，包括快速恢复器件或栅极耦接的FET。根据用于负ESD脉冲的钳位器件的限压特征，可能需要或不需要平行二极管。在某些实施方式中，在每个二极管/夹钳和对应的集成电路部分之间，包括串联电阻器，如图8B中所示。此外，在每个电容器的每侧上，可包含第二二极管/钳位网络，每个串联电阻器设置在一个对应的二极管/钳位对之间，如图8C中所示。可将ESD电流分流到电源线VDDl、VDD2中，而不是将该电流分流到接地线VSSl、VSS2，如图9中所示，或者甚至分流到任何其他指定的ESD导体中。由于在桥接隔离势垒的ESD事件中需要吸收的能量远远低于通常情况，所以与标准芯片IO内具有的那些保护元件相比，内部终端上的保护元件的尺寸可明显缩小。实质上，隔离电容器本身快速地充电至ESD电压，以限制电流的流动。由于电容器泄漏，所以在隔离电容器上储存的电压然后随着时间缓慢地消散。只要隔离电容器可耐受ESD事件应用的电压(比如，2kV)，电路就依然保有功能。通过缩小保护元件，减小了隔离线上的寄生电容，从而允许更快速地进行通信。在不背离本发明的范围的前提下，对于本领域的技术人员而言，显然可进行多种修改 。
权利要求
1.一种集成电路，包括: 集成电路部分，在单个电绝缘芯片上彼此隔开；以及所述芯片上的至少一个耦接区，在其他互相隔离的集成电路部分之间提供电容性耦接； 所述集成电路部分由所述单个芯片上的多个层形成，所述层包括金属和介电层以及至少一个半导体层； 其中，至少一个所述介电层从所述集成电路部分延伸穿过所述耦接区，并且至少一个对应的所述金属层和/或至少一个半导体层从所述集成电路部分中的每一个延伸并且部分穿过所述耦接区，以在所述耦接区内形成电容器，从而在所述集成电路部分之间提供电容性耦接。
2.根据权利要求1所述的集成电路，其中，所述电容器包括至少一个由彼此隔开的一对所述金属层和/或所述半导 体层形成的电容器。
3.根据权利要求1或2所述的集成电路，其中，所述电容器包括至少一个由所述金属层和/或所述半导体层中的一个的彼此隔开的部分形成的电容器。
4.根据权利要求1到3中任一项所述的集成电路，其中，所述电容器包括至少一个由被配置成规定至少一组交叉指型电极的所述金属层和/或所述半导体层中的一个的彼此隔开的部分形成的电容器。
5.根据权利要求1到4中任一项所述的集成电路，其中，所述电容器包括多个串联和/或并联的电容器。
6.根据权利要求1到5中任一项所述的集成电路，其中，所述电容器包括至少一个由对应的一对彼此隔开的金属电极和/或半导体电极形成的电容器，并且所述电极的角被弯曲以减小所述角处的电场浓度。
7.根据权利要求1到6中任一项所述的集成电路，其中，延伸入所述耦接区内的所述金属层和/或所述半导体层中的下面的一层包括电绝缘虚拟区，所述虚拟区被布置为与这个金属层和/或半导体层中对应的一部分的边缘相邻，以减小所述金属层和/或半导体层的所述部分与所述金属和/或半导体层中上覆的一层之间的一个或多个介电层的薄化。
8.根据权利要求1到7中任一项所述的集成电路，其中，所述集成电路不包括芯片密封件。
9.根据权利要求1到7中任一项所述的集成电路，在所述集成电路部分周围包括电绝缘的连续芯片密封件。
10.根据权利要求9所述的集成电路，其中，所述电绝缘芯片密封件与所述集成电路部分相隔至少10 μ m。
11.根据权利要求1到7中任一项所述的集成电路，在所述彼此隔开的集成电路部分周围包括芯片密封件，所述芯片密封件不连续并且具有彼此隔开的芯片密封件部分的形式，其中，使所述芯片密封件部分分开的间隙被布置在与所述至少一个耦接区对应的位置。
12.根据权利要求11所述的集成电路，其中，所述不连续的芯片密封件被配置成限制或阻止从所述芯片密封件外部到任一个所述集成电路部分或任一个所述至少一个耦接区的视线，以禁止裂纹从所述芯片密封件的外部扩展到此。
13.根据权利要求11或12所述的集成电路，其中，所述不连续的芯片密封件还包括至少一个额外的电绝缘芯片密封件结构，所述额外的电绝缘芯片密封件结构与所述芯片密封件部分隔开并且被配置为禁止裂纹从所述芯片密封件的外部扩展到此。
14.根据权利要求11到13中任一项所述的集成电路，其中，从侧向看时在所述间隙附近，所述金属层和介电层具有阶梯式配置，以使钝化材料可以直接涂覆所述间隙处的所述芯片密封件材料和所述绝缘基底，从而形成抗污染密封件。
15.根据权利要求11到14中任一项所述的集成电路，其中，所述彼此隔开的芯片密封件部分与所述至少一个耦接区相隔至少10 μ m。
16.根据权利要求1到15中任一项所述的集成电路，其中，每一个所述集成电路部分经由对应的一对所述电容器与对应的另一个所述集成电路部分进行电容性耦接，每个所述电容器通过对应的导体与每个所述集成电路部分连接；并且 其中，一个或多个对应的ESD部件连接在所述对应的导体与用于静电放电的一个或多个吸收件之间。
17.一种集成电路，包括: 至少两个集成电路部分，在单个电绝缘芯片上彼此隔开；以及在所述芯片上的至少一个耦接区，以在所述其他彼此隔离的集成电路部分之间提供电容性耦接； 所述集成电路部分由所述单个芯片上的多个层形成，所述层包括金属层、介电层以及至少一个半导体层； 其中，至少一个所述的介电层从所述集成电路部分延伸穿过所述耦接区，所述金属层和/或至少一个半导体层中的至少一个对应的层从所述集成电路部分中的每个中延伸并部分穿过所述耦接区，以在所述耦接区内形成电容器，从而在所述集成电路部分之间提供所述电容性耦接；其中，所述集成电路部分中的每个均经由对应的一对所述电容器被电容性耦接至所述集成电路部分中对应的另一个，每个所述电容器通过一个对应的导体与每个所述集成电路部分连接；以及 其中，一个或多个对应的ESD部件连接在所述对应的导体和用于静电放电的一个或多个吸收件之间。
18.根据权利要求16或17所述的集成电路，其中，所述一个或多个相应的ESD部件包括一个或多个二极管和/或一个或多个电压钳位器件。
19.根据权利要求16到18中任一项所述的集成电路，其中，所述对应的导体包括通过对应的串联电阻器互相连接的两个对应的导体部分。
20.根据权利要求19所述的集成电路，其中，所述一个或多个对应的ESD部件将每个导体部分连接至用于静电放电的一个或多个吸收件。
21.一种集成电路，包括: 至少两个集成电路部分，在单个电绝缘芯片上彼此隔开；以及所述芯片上的至少一个耦接区，以在所述其他彼此隔离的集成电路部分之间提供电容性耦接； 所述集成电路部分由所述单个芯片上的多个层形成，所述层包括金属层、介电层以及至少一个半导体层； 其中，至少一个所述介电层从所述集成电路部分延伸穿过所述耦接区，所述金属层和/或至少一个半导体层中的至少对应的一层从所述集成电路部分中的每个中延伸并且部分穿过所述耦接区，以在所述耦接区内形成电容器，从而在所述集成电路部分之间提供所述电容性耦接；以及 其中，所述集成电路在所述集成电路部分周围包括不连续的芯片密封件，所述不连续的芯片密封件具有彼此隔开的芯片密封件部分的形式，所述彼此隔开的芯片密封件部分由布置在与所述至少一个耦接区对应的位置的间隙分开。
22.根据权利要求1到21中任一项所述的集成电路，其中，所述电绝缘芯片包括蓝宝石层或基底。
23.根据权利要求1到21中任一项所述的集成电路，其中，所述电绝缘芯片包括二氧化硅层或基底。
24.根据权利要求 1到21中任一项所述的集成电路，其中，所述电绝缘芯片包括厚度小于或等于2 μ m的二氧化硅层。
25.根据权利要求1到21中任一项所述的集成电路，其中，所述电绝缘芯片包括厚度大于2μπ 的二氧化硅层。
26.根据权利要求1到21中任一项所述的集成电路，其中，所述电绝缘芯片包括电绝缘层或基底，所述电绝缘层或基底包括硅玻璃、金刚石、或氮化物、氧化物、氟化物或碳化物化合物中的至少一个。
27.一种制造集成电路的方法，包括 在单个电绝缘基底上形成多个层，所述层包括金属层、介电层以及至少一个半导体层； 将所述层中的至少多个层进行图案化，以在所述基底上形成彼此隔开的至少两个集成电路部分以及至少一个耦接区，以在所述其他彼此隔离的集成电路部分之间提供电容性耦接; 其中，至少一个所述介电层从所述集成电路部分延伸穿过所述耦接区，所述金属层和/或至少一个半导体层中的至少对应的一层从所述集成电路部分中的每个中延伸并且部分穿过所述耦接区，以在所述耦接区内形成电容器，从而在所述集成电路部分之间提供所述电容性耦接。
全文摘要
一种集成电路包括至少两个集成电路部分，在单个电绝缘芯片上彼此隔开；以及芯片上的至少一个耦接区，以在其他彼此隔离的集成电路部分之间提供电容性耦接，集成电路部分由单个芯片上的多个层形成，层包括金属层、介电层以及至少一个半导体层；其中，至少一个介电层从集成电路部分延伸穿过耦接区，金属层和/或至少一个半导体层中至少对应的一层从集成电路部分中的每个中延伸并且部分穿过耦接区，以在耦接区内形成电容器，从而在集成电路部分之间提供电容性耦接。
文档编号H01L27/00GK103229298SQ201180055836
公开日2013年7月31日 申请日期2011年11月18日 优先权日2010年11月18日
发明者亚肖德汉·维贾伊·莫盖, 安德鲁·特里, 安德鲁·詹姆斯·里德, 史蒂文·格兰特·杜瓦尔 申请人:斯兰纳私人集团有限公司