半导体存储器的制作方法

专利名称：半导体存储器的制作方法
技术领域：
在此描述的实施例涉及半导体存储器。
背景技术：
已经开发出一种将包含诸如硅微晶的导电细粒的细粒层插入隧道绝缘膜中的半导体存储器，如渐进型MONOS (金属氧化物氮化物氧化物半导体)存储器。在这种半导体 存储器中，使用了将满足库仑阻塞条件的硅微晶夹在隧道绝缘膜之间的这种双隧道结，以使电荷可以因硅表面与氮化硅膜(电荷存储膜)中的俘获电平之间的隧穿电流而装入和取出。

发明内容
根据一实施例，提供了一种半导体存储器。该半导体存储器包括具有沟道区的半导体衬底；第一隧道绝缘膜，该第一隧道绝缘膜形成在所述半导体衬底的所述沟道区上；第一细粒层，该第一细粒层形成在所述第一隧道绝缘膜上，所述第一细粒层包括满足库仑阻塞条件的多个第一导电细粒；第二隧道绝缘膜，该第二隧道绝缘膜形成在所述第一细粒层上；第二细粒层，该第二细粒层形成在所述第二隧道绝缘膜上，所述第二细粒层包括满足所述库仑阻塞条件的多个第二导电细粒，其中，所述多个第二导电细粒的平均颗粒直径大于所述多个第一导电细粒的平均颗粒直径；第三隧道绝缘膜，该第三隧道绝缘膜形成在所述第二细粒层上；第三细粒层，该第三细粒层形成在所述第三隧道绝缘膜上，所述第三细粒层包括满足所述库仑阻塞条件的多个第三导电细粒，其中，所述多个第三导电细粒的平均颗粒直径小于所述多个第二导电细粒的平均颗粒直径；第四隧道绝缘膜，该第四隧道绝缘膜形成在所述第三细粒层上；电荷存储膜，该电荷存储膜形成在所述第四隧道绝缘膜上；块(block)绝缘膜，该块绝缘膜形成在所述电荷存储膜上；以及栅极电极，该栅极电极形成在所述块绝缘膜上。


下面，参照附图，对实现本发明的各种特征的一般架构进行描述。提供附图和关联描述来例示本发明的实施例，而不是对本发明的范围进行限制图IA是示出半导体存储器的视图；图IB是用于说明半导体存储器的操作原理的视图；图IC是用于说明半导体存储器的操作原理的视图；图ID是用于说明半导体存储器的操作原理的视图；图2A是示出根据第一示例性实施例的半导体存储器的视图2B是示出根据第一示例性实施例的半导体存储器的视图；图2C是示出根据第一示例性实施例的半导体存储器的视图；图3A是用于说明根据第一示例性实施例的半导体存储器的操作原理的视图；图3B是用于说明根据第一示例性实施例的半导体存储器的操作原理的视图；图3C是用于说明根据第一示例性实施例的半导体存储器的操作原理的视图；图3D是用于说明根据第一示例性实施例的半导体存储器的操作原理的视图；图4是用于说明根据第一示例性实施例的半导体存储器的操作原理的图；
图5是示出根据第一示例性实施例的半导体存储器的视图；图6A是用于说明根据第一示例性实施例的半导体存储器的操作原理的视图；图6B是用于说明根据第一示例性实施例的半导体存储器的操作原理的视图；图7是用于说明根据第一示例性实施例的半导体存储器的操作原理的视图；图8是示出根据第二示例性实施例的半导体存储器的视图；图9A是用于说明根据第二示例性实施例的半导体存储器的操作原理的视图；图9B是用于说明根据第二示例性实施例的半导体存储器的操作原理的视图；图9C是用于说明根据第二示例性实施例的半导体存储器的操作原理的视图；图9D是用于说明根据第二示例性实施例的半导体存储器的操作原理的视图；图10是用于说明根据第二示例性实施例的半导体存储器的操作原理的图；图11是示出根据第二示例性实施例的半导体存储器的视图；图12是示出根据第二示例性实施例的半导体存储器的视图；图13A是用于说明根据第二示例性实施例的半导体存储器的操作原理的视图；图13B是用于说明根据第二示例性实施例的半导体存储器的操作原理的视图；图14是示出根据第三示例性实施例的半导体存储器的视图；图15A是用于说明根据第三示例性实施例的半导体存储器的操作原理的视图；图15B是用于说明根据第三示例性实施例的半导体存储器的操作原理的视图；图15C是用于说明根据第三示例性实施例的半导体存储器的操作原理的视图；图15D是用于说明根据第三示例性实施例的半导体存储器的操作原理的视图；以及图16是示出根据第四示例性实施例的半导体存储器的视图。
具体实施例方式下面，参照附图，对本发明的示例性实施例进行描述。附图中的相同单元、部分等被赋予相同标号并且不再多余地描述。另外，附图非常典型或概念性，以致于每一个部件的厚度与宽度之间的关系、部件的尺寸之间的比例因子等不总是等于实际值。即使两个部件相同，这两个部件也可以根据附图按尺寸和比例因子不同的方式来表达。下面,对利用因库仑阻塞效应和量子限制(quantum confinement)而造成的能鱼AE的半导体存储器进行描述。图IA是示出半导体存储器100的视图。半导体存储器100具有形成在半导体衬底10中的源极/漏极区20、形成在半导体衬底10的表面上的隧道绝缘膜30、形成在隧道绝缘膜30上的硅层45、形成在硅层45上的隧道绝缘膜50、形成在隧道绝缘膜50上的电荷存储膜60、形成在电荷存储膜60上的块绝缘膜70，以及形成在块绝缘膜70上的栅极电极80。半导体衬底10由P型硅衬底制成。该半导体衬底10可以是半导体层。在这种情况下，半导体衬底由P型娃层制成。该隧道绝缘膜30按将半导体衬底10的衬底表面热氧化的这种方式来形成。隧道绝缘膜30的厚度大约为lnm。硅层45包含导电细粒40。该硅层45通过CVD (化学气相淀积)等形成。硅层45的厚度大约为I. 5nm。例如，导电细粒40是硅(Si)微晶。隧道绝缘膜50的厚度大约为lnm。电荷存储膜60由氮化硅膜(Si3N4)制成。电荷存储膜60的厚度大约为 5nm。诸如多晶硅的浮置栅极电极可以被用作电荷存储膜60。块绝缘膜70的厚度大约为6nm。栅极电极80由n+多晶硅制成。半导体存储器100使用双隧道结，其按将包含满足库仑阻塞条件的导电细粒40的硅层45夹在隧道绝缘膜30与50之间的这种方式来形成。该双隧道结因半导体衬底10的表面与电荷存储膜60的俘获电平之间的隧穿现象而准许电子装入和取出。该库仑阻塞条件意指一个电子的充电能大于热波动能。为使电子达到电荷存储膜60中的俘获电平，将正电压施加至栅极电极80。当将正电压施加至栅极电极80时，在半导体衬底10中形成具有电子载流子的逆转层。电子载流子因通过其间夹着硅层45的隧道绝缘膜30和50的隧穿电流而被注入成电荷存储膜60中的俘获电平。为读取信息，测量因栅极电极80与逆转层(其因电荷存储膜60中俘获的电荷而造成)之间的电场屏蔽而造成的漏极电流的缩减。为从电荷存储膜60释放电子，将负电压施加至栅极电极80。当将负电压施加至栅极电极80时，电荷存储膜60中俘获的电子经由隧道绝缘膜30和50流到半导体衬底10中。图IB示出了半导体存储器100在保持电荷的状态下的能带图。如图IB所示，因导电微晶40中的库仑阻塞效应和量子限制而造成的能垒AE阻止导电存储膜60中保持的电荷通过。因此，电荷保持特性可以根据指数函数exp ( AE/kBT)来改进，其中，1^是玻尔兹曼常数，而T是绝对温度(K)。考虑到半导体存储器(NAND闪存)的操作温度，T处于233K至353K的范围(包含233K和353K)。一般来说，T通常被视为300K的室温。为改进电荷保持，必要的是，缩减硅微晶的颗粒直径，以提升能垒AE。随着颗粒直径变小，需要对颗粒直径变化的更高级别的控制。图IC示出了半导体存储器100在写入/擦除信息的状态下的能带图。如图IC所示，当将合适写入/擦除电压施加至栅极电极80时，可以缩减能垒AE的影响。因此，用作信息载体的电子可以隧道通过，以使可以进行高速写入/擦除。将隧穿电场F施加至半导体存储器100。当施加隧穿电场F时，隧穿电流密度改变为(隧道绝缘膜30的电阻 exp[-(AE-q Tqx F)/kBT]。这是因为有效能垒是如图IC所示的AE_q*TQX*F。Tqx示出了隧道绝缘膜30的厚度,F示出了隧穿电场，A E示出了能鱼,而q示出了基本电荷。根据上面的描述发现，隧穿电流密度随着隧穿电场F的改变而根据“常数XeXp[(q Tox/kBT) -F] ”指数性地增加。为使电荷保持和高速写入/擦除的一致性有利，隧穿电流密度必需在低电场中变低，以使电荷保持有利，并且该电流密度必需在高电场中变高，以使写入/擦除有利。因此，优选的是，随着电场F的增加，电流比“常数XexP[(q*TQX/kBT) .F]，，更大地增加。图ID示出了半导体存储器100在隧穿电场F变得高于图IC中的隧穿电场的状态下的能带图。如图ID所示，能垒AE的影响在隧穿电场F变高时缩减。因此，可以进行更闻速的与入/擦除。随着导电细粒40的颗粒直径变小，因库仑阻塞效应和量子限制而造成的能垒AE变高。因此，可以改进电荷保持特性，同时可以保持高速写入/擦除。当导电细粒40的颗粒直径缩减时，能垒AE变得高得可以指数性地改进电荷保持时间。在隧道绝缘膜是Inm 厚氧化硅膜的情况下，写入/擦除的速度可以保持等于该速度。当能垒AE上升以使得可以改进电荷保持而不会缩减颗粒直径时，优选地可以避免难以控制颗粒直径变化。当随着隧穿电场的增加，隧穿电流增加较大时，优选地，可以在更低电压下进行高速写入/擦除。(第一示例性实施例)图2A是示出半导体存储器200的视图。半导体存储器200具有半导体衬底210、形成在半导体衬底210中的源极/漏极区220、形成在源极/漏极区220之间的沟道区上的第一隧道绝缘膜230、形成在第一隧道绝缘膜230上的第一细粒层240、形成在第一细粒层240上的第二隧道绝缘膜250、形成在第二隧道绝缘膜250上的第二细粒层260、形成在第二细粒层260上的第三隧道绝缘膜270、形成在第三隧道绝缘膜270上的第三细粒层280、形成在第三细粒层280上的第四隧道绝缘膜290、形成在第四隧道绝缘膜290上的电荷存储膜300、形成在电荷存储膜300上的块绝缘膜310，以及形成在块绝缘膜310上的栅极电极320。硅衬底可以用作半导体衬底210。氧化娃可以用作第一隧道绝缘膜230、第二隧道绝缘膜250、第三隧道绝缘膜270、第四隧道绝缘膜290以及块绝缘膜310。第一隧道绝缘膜230、第二隧道绝缘膜250、第三隧道绝缘膜270以及第四隧道绝缘膜290中的每一个的厚度都可以统一。第一细粒层240包含满足库仑阻塞条件的第一导电细粒245。通过加热非晶硅(a-Si)而晶化的层可以用作第一细粒层240。硅纳米晶体可以用作第一导电细粒245。第二细粒层260包含满足库仑阻塞条件的第二导电细粒265。通过加热a_Si而晶化的层可以用作第二细粒层260。硅纳米晶体可以用作第二导电细粒265。第三细粒层280包含满足库仑阻塞条件的第三导电细粒285。通过加热a_Si而晶化的层可以用作第二细粒层280。硅纳米晶体可以用作第二导电细粒285。第二导电细粒265的平均颗粒直径大于第一导电细粒245的平均颗粒直径和第三导电细粒285的平均颗粒直径。第一导电细粒245、第二导电细粒265以及第三导电细粒285中的每一个的颗粒直径都可以统一。多晶硅或氮化硅膜可以用作电荷存储膜300。当将氮化硅膜用作电荷存储膜300时，该电荷存储膜300的厚度大约为5nm。n+多晶硅可以用作栅极电极320。参照图2B和2C对制造半导体存储器200的方法进行描述。
将具有Inm厚度(Tqx)的热生长氧化硅膜230形成在硅衬底210上。通过CVD装置将I. 5nm厚的a-Si层淀积在该热生长氧化硅膜230上。接着，通过热氧化将具有Inm厚度的氧化硅膜250形成在a-Si层的表面上。结果，该a-Si层的厚度变为lnm，使得该a_Si层夹在Inm厚的氧化硅膜之间。接着，将该a-Si层在氮气中按950°C高温退火，由此，形成包含一组硅微晶245的硅层240，该硅层具有和a-Si层的厚度大致相同的厚度。通过CVD装置将2. 5nm厚的a_Si层淀积在该硅层240上。接着，通过热氧化将Inm厚的氧化硅膜250形成在a-Si层的表面上。结果，该a-Si层的厚度变为2nm，使得该a_Si层夹在Inm厚的氧化娃膜之间。接着，将该a-Si层在氮气中按950°C高温退火，由此,形成包含一组娃微晶265的硅层260，该硅层具有和a-Si层的厚度大致相同的厚度(参见图2B)。通过CVD装置将2nm厚的a_Si层淀积在硅层260上。接着，通过热氧化将Inm厚的氧化硅膜270形成在a-Si层的表面上。结果，该a-Si层的厚度变为I. 5nm,使得该a_Si层夹在Inm厚的氧化硅膜之间。接着，将该a-Si层在氮气中按950°C高温退火，由此形成包含一组硅微晶285的硅层280，该硅层具有和a-Si层的厚度大致相同的厚度。另外，在氮气 中的退火条件可以被调节成，将硅微晶245、265以及285中的每一个的颗粒直径控制成大致等于a-Si层的厚度。存在两个理由，第一个理由是，a-Si层太薄以致于不能允许水平晶体生长。第二个理由是，硅微晶具有保持表面能最小化的晶态的趋势。接着，通过LPCVD将具有IOnm厚度的多晶硅膜300 (电荷存储膜)形成在硅层280上(参见图2C)。通过LPCVD将具有IOnm厚度的氧化硅膜310形成在多晶硅膜300上。将具有200nm厚度的n+多晶硅层320(栅极电极)形成在氧化硅膜310上。接着，将抗蚀剂图案用作掩模，以使将n+多晶硅层320整形成栅极电极。接着，将磷按5KeV的入射能以I X IO15CnT2的剂量植入，接着在1000°C执行退火达10秒钟，以形成用作源极/漏极区的n+层220 (参见图 2A)。对半导体存储器200的操作原理进行描述。图3A至3D是用于说明半导体存储器200的操作原理的视图。因导电细粒中的库仑阻塞效应和量子限制而造成的能垒AE随着导电细粒的颗粒直径变小而变高。因此，第一导电细粒245的AE高于第二导电细粒265的AE1和第三导电细粒285的AE2。第二导电细粒265的A E1低于第一导电细粒245的A E和第三导电细粒285的AE2。第三导电细粒285的AE2采用第一导电细粒245的AE与第二导电细粒265的AE1之间的尺寸(参见图3A)。因为第二细粒层260具有如上所述的最低能垒，所以电子在写入/擦除之后仍保持在第二细粒层260中。在写入/擦除之后，电子经由相应细粒层装入和取出。为此，位于细粒层中的电子刚好在写入/擦除之后为追求更低能态而出去。位于第一细粒层240中的电子直接去往沟道区或第二细粒层260。位于第三细粒层280中的电子去往电荷存储膜300或中间第二细粒层260。然而，位于第二细粒层260中的电子处于比两侧的能态更低的能态下。因此，电子长期位于第二细粒层260中。结果，第二细粒层260的电势如图3B所示增加。因此，能垒的高度在存储电荷时有效地增加。因此，电荷保持特性指数性地改进，而不需要缩减导电细粒的颗粒直径。半导体存储器200可以获得针对该隧穿电场的大隧穿电流增加率。当将隧穿电场F施加至写入方向时，第三细粒层280的能量在其中隧穿电场F满足Few = (AE2-AE1)/(q Tox3)的地方变得低于第二细粒层260的能量，其中，Frat示出电场，q示出了基本电荷，而Tra3示出了第三隧道绝缘膜270的厚度(参见图3C)。当隧穿电场F超出？ 时，位于第二细粒层260中的电子去往具有更低能量的第三细粒层280，并且接着去往具有进一步更低能量的电荷存储膜300。结果，第二细粒层260的电势变低，使得以电场？ 作为边界，在写入下的有效能垒的高度变低(参见图3D)。因此，隧穿电流指数性地增加(图4)。图4示出了隧穿电流密度与隧穿电场F之间的关系。虚线示出了图IA所示半导体存储器100中的隧穿电流密度与隧穿电场F之间的关系。实线示出了本示例性实施例中的隧穿电流密度与隧穿电场F之间的关系。半导体存储器200可以在不需要缩减细粒层中的导电细粒的颗粒直径的情况下， 在信息保持方面改进。而且，可以使隧穿电流针对隧穿电场的增加的增加率变大。针对第一隧道绝缘膜230、第二隧道绝缘膜250、第三隧道绝缘膜270以及第四隧道绝缘膜290中的每一个的厚度都为Inm的情况进行了描述。然而，如果每一个隧道绝缘膜的厚度不大于氧化硅膜的厚度2nm，以使发生直接隧穿现象，则因氧化物膜本身的隧穿电阻较低而可以在保持高速写入/擦除的同时期望电荷保持改进效果。如果每一个隧道绝缘膜的厚度不大于I. 5nm，则因氧化物膜本身的隧穿电阻更低而可以期望进一步的效果。如果第四隧道绝缘膜290厚于2nm，则可以期望该效果。图5示出了其中第四隧道绝缘膜290较厚的示例。在此，第四隧道绝缘膜290的厚度为4nm。例如，该厚隧道绝缘膜290可以按通过LPCVD层压第四隧道绝缘膜290的这种方式来形成。即使在这种情况下，电子在写入/擦除之后仍保持在第二细粒层260中。因此，有效能垒在保持电荷时变高的事实和图3A至3D所述的情况相同。当将向写入方向施加电场F时，按和图3A至3D所述情况相同的方式，第三细粒层280的能量在其中电场F满足Few =( A E2- A E1) / (q. Tox3)的地方变得低于第二细粒层260的能量(参见图6A)。因此，第二细粒层260的电势缩减(参见图6B)。存在两个理由，第一个理由是，第二细粒层260中剩余的电子去往第三细粒层280。第二个理由是，第二细粒层260中剩余的电子部分地去往具有更低能量的电荷存储膜300。因此，以Frat作为边界写入下的有效能降低，以使得以F 作为边界隧穿电流增加，如图4所
/Jn o下面，对控制半导体存储器200中剩余的电子的方法进行描述。当电子通过擦除操作从电荷存储膜300隧穿至沟道区侧时，第一细粒层240具有最高能垒。因此，当将恰当擦除电场施加至半导体存储器200时(如图7所示)，可以在第一细粒层240与第一细粒层260之间形成能垒。因此，当调节擦除电压和擦除时间时，可以控制第二细粒层260中剩余的电子。例如，当擦除电压按两个步骤施加时，一个步骤用于将剩余电子植入到中间硅微晶层中的主要目的，而另一步骤用于擦除所存储电子的目的，可以在擦除操作之后，更充分地控制剩余电子。可想到的是，写入电压和写入时间可以被调整到达某一程度，以控制写入操作之后剩余的电子。然而，在这种情况下，存在因如图7所示能垒在写入时几乎未形成而更难于控制剩余电子的可能性。例如，当通过多个阶段确定写入完成时，所述多个阶段按在需要的情况下，恰好在出于写入的主要目的的电压施加之后，添加施加少量图7所示的容易剩余的擦除方向电压(出于将剩余电子植入到中间硅微晶层中的目的)的阶段的这种方式而设置，可以在写入之后，更充分地控制剩余电子。顺便提及，即使在第一细粒层240和第三形细粒层280彼此替换的构造中，也可以调节电压值和电压施加时间，以控制第二细粒层260中剩余的电子。半导体存储器200因如图7所示设置在沟道区侧上高的能垒而适于提升隧穿电流沿写入方向针对隧穿电场增加的速率。这是因为其容易控制在如图7所示的擦除操作之后的剩余电子。另一方面，具有在电荷存储膜300侧上高的能垒的半导体存储器适于提升隧穿电流沿擦除方向针对隧穿电场增加的速率。(第二示例性实施例)图8示出了根据第二示例性实施例的半导体存储器400。半导体存储器400与半导体存储器200的不同之处在于，第一细粒层240和第三形细粒层280彼此替换。MONOS(金属氧化物氮化物氧化物半导体)被假定为半导体存储器400。对制造半导体存储器400的方法进行描述。将具有Inm厚度(Tox)的热生长氧化硅膜230形成在硅衬底210上。通过CVD装置将2nm厚的a-Si层淀积在该热生长氧化硅膜230上。接着，通过热氧化将具有Inm厚度的热生长氧化硅膜250形成在a-Si层的表面上。结果，该a-Si层的厚度变为I. 5nm,使得该a-Si层夹在Inm厚的氧化娃膜之间。接着，将该a-Si层在氮气中按950°C高温退火，由此，形成包含一组娃微晶的娃层280，该硅层具有和a-Si层的厚度大致相同的厚度。通过CVD装置将2. 5nm厚的a_Si层淀积在该热生长氧化硅层250上。接着，通过热氧化将Inm厚的氧化硅膜270形成在a_Si层的表面上。结果，该a-Si层的厚度变为2nm，使得该a_Si层夹在Inm厚的氧化硅膜之间。接着，将该a-Si层在氮气中按950°C高温退火，由此，形成包含一组硅微晶的硅层260，该硅层具有和a-Si层的2nm厚度大致相同的厚度。通过CVD装置将I. 5nm厚的a_Si层淀积在该硅层260上。接着，通过热氧化将Inm厚的氧化硅膜290形成在a_Si层的表面上。结果，顶部a-Si层的厚度变为lnm,使得该顶部a_Si层夹在Inm厚的氧化娃膜之间。接着，将该顶部a-Si层在氮气中按950°C高温退火，由此，形成包含一组硅微晶的硅层240，该硅层具有和a-Si层的I. 5nm厚度大致相同的厚度。另外，在氮气中的退火条件可以被调节成，将硅微晶245、265以及285中的每一个的颗粒直径控制成大致等于a_Si层的厚度。存在两个理由，第一个理由是，a-Si层太薄以致于不能允许水平晶体生长。第二个理由是，硅微晶具有保持表面能被最小化的晶态的趋势。接着，通过LPCVD将具有5nm厚度的氮化硅膜300 (用作电荷存储层)形成在氧化硅层290上。接着，通过LPCVD将具有IOnm厚度的氧化硅膜310形成在其上。通过CVD将具有200nm厚度的n+多晶硅层320(用作栅极电极)形成在氧化硅膜310上。接着，将抗蚀剂图案用作掩模，以使将n+多晶硅层320整形成栅极电极。接着，将磷按5KeV的入射能以IX IO15CnT2的剂量植入，接着在1000°C执行退火达10秒钟，以形成用作源极/漏极区(参见图8)的n+层220。对半导体存储器400的操作原理进行描述。图9A至9D是用于说明半导体存储器400的操作原理的视图。、
因导电细粒中的库仑阻塞效应和量子限制而造成的能垒AE随着导电细粒的颗粒直径变小而变高。因此，第三导电细粒245的AE2最高。第一导电细粒285的AE和第二导电细粒265的AE1接连更小(参见图9A)。因为第二细粒层260具有如上所述的最低能垒，所以电子在写入/擦除操作之后仍保持在第二细粒层260中。在写入/擦除操作，电子经由相应细粒层装入和取出。为此，位于细粒层中的电子刚好在写入/擦除操作之后通常为追求更低能态而出去。例如，位于第三细粒层240中的电子去往电荷存储膜300或第二细粒层260。然而，在图9A的状态下，位于第二细粒层260中的电子处于比两侧的能态更低的能态下。因此，电子长期位于第二细粒层260中。 结果，第二细粒层260的电势如图9B所示增加。因此，能垒的高度在仍保 持电荷时有效地增加。因此，电荷保持特性指数性地改进，而不需要缩减导电细粒的颗粒直径。可以实现隧穿电流针对隧穿电场的增加的高增加率。当将隧穿电场F施加至擦除方向时，第一细粒层280的能量在其中隧穿电场F满足Fra = (AE-AE1)/(q Tox2)的地方变得低于第二细粒层260的能量，其中，q示出基本电荷，而Tqx2示出了第二隧道绝缘膜250的厚度(参见图9C)。当电场超出匕6时，第二细粒层260中剩余的电子去往具有更低能量的第一细粒层280，并且接着去往具有进一步更低能量的沟道区侧。结果，第二细粒层260的电势变低，以使在擦除时有效能垒的高度变低(参见图9D)。因此，隧穿电流针对如图10所示的擦除电场F指数性地增加。因为与根据第一示例性实施例的半导体存储器200相反地，半导体存储器400具有在如图9A所示的电荷存储部侧高的能垒，所以半导体存储器400适于增加沿擦除方向的隧穿电流针对隧穿电场的增加的增加率。这是因为关于半导体存储器200相反地，其容易控制在写入操作之后的剩余电子。半导体存储器400可以在不需要缩减隧道绝缘膜中的导电微晶的颗粒直径的情况下，在电荷保持特性方面改进。而且，半导体存储器400适于获得隧穿电流针对隧穿电场的增加的高增加率。具体来说，容易消除因MONOS结构中的慢擦除而造成的擦除饱和。这是因为其容易改进沿擦除方向的隧穿电流。针对第一隧道绝缘膜230、第二隧道绝缘膜250、第三隧道绝缘膜270以及第四隧道绝缘膜290中的每一个的厚度都为Inm的情况对第二示例性实施例进行了描述。然而，如果每一个隧道绝缘膜的厚度不大于2nm，以使发生直接隧穿现象，则可以期望该效果。图11是示出其中第一隧道绝缘膜230较厚的情况的视图。例如，第一隧道绝缘膜230的厚度为3nm。例如，当第一隧道绝缘膜230为氧化硅膜时，可以按通过热氧化使第一隧道绝缘膜230变厚的这种方式来形成3nm厚的氧化物。即使在这种情况下，电子也在写A /擦除操作之后仍保持在第二细粒层260中。因此，以满足Fm =( A E- A E1) / (q Tox2)的电场F作为边界，在擦除时的有效能缩减。顺便提及，电荷存储膜300可以用如图12所示的浮置栅极多晶硅替换。即使在半导体存储器400中，如果在如图9B所示的擦除之后存在仍保持在第二细粒层260中的电子，则当沿写入方向的电场如图13A所示满足Frat= (AE2-AE1)Z(Q-Tox3)时，剩余电子去往第三细粒层280，并且进一步去往电荷存储膜300。因此，如图13B所示，第二细粒层260的电势缩减，以使写入时的有效能垒降低。因此，即使在半导体存储器400中，当控制在擦除之后第二细粒层260中剩余的电子时，沿写入方向的隧穿电流可以如图4所示以Frat作为边界增加。可以和在第一示例性实施例中在写入之后控制剩余电子的方式相同地，基于电压值和施加时间，并且在需要的情况下基于多个电压施加步骤，在确定擦除/写入完成时控制擦除操作之后的剩余电子。如上所述，半导体存储器400可以在不需要缩减每一个隧道绝缘膜中的导电微晶的颗粒直径的情况下，在电荷保持特性方面改进，并且可以实现隧穿电流针对隧穿电场的增加的高增加率。这是因为在写入/擦除操作之后，电子可以仍保持在包含具有最大颗粒直径的导电细粒的第二细粒层260中。(第三示例性实施例)
图14示出了根据第三示例性实施例的半导体存储器500。半导体存储器500与半导体存储器200的不同之处在于，第一细粒层280的颗粒直径等于第三细粒层510的颗粒直径。第三细粒层510包含第一导电细粒285。即，第二细粒层260夹在包含具有相同颗粒直径的导电细粒285的两个层之间。在这种情况下，在沟道区侧和电荷存储膜300侧上形成具有相同高度的能垒，而低能垒位于第二细粒层260中(参见图15A)。因为在写入/擦除操作之后电荷可以仍保持在第二细粒层260中，所以第二细粒层260的电势增加。结果，电荷保持特性可以指数性地改进(参见图15B)。用于写入的电流以写入电场Few作为边界增加(参见图15C和15D)的事实和用于擦除的电流以Fra作为边界增加的事实与第一和第二示例性实施例相同。至于控制剩余电子，可以基于写入/擦除电压值和施加时间来控制剩余电子的事实和可以在需要时基于多个电压施加步骤来进一步控制剩余电子的事实与第一和第二示例性实施例相同。(条件描述)根据前述示例性实施例的半导体存储器使用根据隧道绝缘膜内部的导电细粒中的载流子限制效应而形成的能级。例如，导电细粒是硅纳米晶体。S卩，在因导电细粒而造成的能垒AE的范围中不存在量子力学状态。因此，例如，在电荷保持状态的情况下，电荷没有岔路选项，但超出能鱼AE0根据前述示例性实施例的半导体存储器使用这种原理。如果因导电细粒而造成的能垒A E高于热波动kBT (其中，kB是玻尔兹曼常数，T是绝对温度，而kBT在室温下大约为26meV)，则可以有效地表达这种原理。当导电细粒由金属材料制成时，AE取决于库仑阻塞能。当导电细粒由半导体材料制成时，AE取决于库仑阻塞能和量子限制能。如果每一个导电细粒都被整形得像球体或接近球体，则作为主要因子之一的库仑阻塞能被给定为大约q/(2 e d)。这里，d是每一个导电细粒的颗粒尺寸(直径)，q是基本电荷，而e是隧道绝缘膜材料的介电常数。这可以用于估计每一个导电细粒的颗粒直径d的希望范围。优选的是，在前述示例性实施例中使用的每一个导电细粒的颗粒直径d满足q/ (2 e d) > kBT,即，d < dmax = q/ (2 e kBT)。当隧道绝缘膜为氧化娃膜时,dmax等于30nmo下面，对第二细粒层260的能量AE1的上限或包含在第二细粒层260中的第二导电细粒265的颗粒直径Cl1的下限进行描述。能量AE1低于沟道区侧上的导电细粒的能量AE并且低于电荷存储膜侧上的能量AE2。这是因为包含在第二细粒层260中的导电细粒的颗粒直径最大。按这种方式，电荷保持特性和隧穿电流特性都得以改进。当满足关系min(AE，A E2) - A E1 > kBT时，AE1有效地充任低能级。这里，min(AE, AE2)意指AE和AE2中的较小者。在d是第一导电细粒245的颗粒直径、(12是第三导电细粒285的颗粒直径，而Cl1是第二导电细粒265的颗粒直径时，获得关系q/(2 e d)-q/(2Ji e (I1) > kBT和q/ (2 31 e d2)-q/(2 e (I1) > kBT。第二导电细粒 265 的颗粒直径(I1 满足(I1 > max(d，d2)/(l-kBT/[q/{2 e max (d, d2)} ]) = max (d, d2) / (I-max (d, d2) /dmax) 这里，max (d, d2)意指d和d2中的较大者。当隧道绝缘膜为氧化娃膜时，基于d x = q/ (2 e kBT) = 30nm获取 Cl1 > max (d, d2) / [l_max (d, d2) / (30nm)]。为何获得前述示例性实施例的效应的理由在于，包含在第二细粒层260中的第二导电细粒265的颗粒直径最大。即，这是因为剩余电子位于第二细粒层260中。然而，当min( AE, A E2) - A E1等于热波动kBT = 26meV时,几乎不能稳定地定位剩余电子。即，当第二细粒层260的能量与电荷存储部中的信息电荷量无关地低时，可以稳定地定位剩余电子。尽管从定位剩余电子的观点来看，优选的是，第二细粒层260的能量即使在电荷保持时也较低，但可以基于因信息电荷而造成电荷存储膜的电势增加，将量级为l[MV/cm]的电场施加在处于电荷保持中的隧道绝缘膜上。例如，当将l[MV/cm]的电场施加在具有Inm厚度的氧化硅膜上时，获得0. IeV的能量差。因此，低于0. IeV的26meV因第二细粒层260的能量在充电保持时较低而不足。因此，还优选的是，min(AE，AE2)与AEii间的能量差不低于0. IeV0即，获得关系AE1 < min( AE，AE2)_0.1eV。颗粒直径(I1 满足(I1 > max (d, d2) /[1-0. leV/{q/(2 e .max (d, d2))}]。例如，当隧道绝缘膜为氧化娃膜时,获得(I1 > max (d,d2) / [1-max (d, d2) / (8. 5nm)]。当min(AE，AE2)与A E1之间的能量差不低于0. 2eV时，第二细粒层260的能量即使在电荷保持下也变得更稳定。即，获得关系AEiSmir^AE，AE2)_0.2eV。颗粒直径(I1 满足(I1 > max(d, d2)/[l-0. 2eV/{q/(2 e max (d, d2))}]。例如，当隧道绝缘膜为氧化娃膜时，获得(I1 > max (d, d2) / [l_max (d, d2) /4nm]。下面，对第二细粒层260的能量AE1的下限或包含在第二细粒层260中的第二导电细粒265的颗粒直径Cl1的上限进行描述。当第二导电细粒265的能量AE1太低时，其可能难于获得足够效果。即，当第二导电细粒265的颗粒直径无限大时，第二细粒层260本身用作存储电荷的浮置栅极。即，必要的是，令人满意地用作电荷存储状态的、不高于热波动能量26meV的能态在第二细粒层260中不存在。即，能量AE1必须满足关系AE1 > 26V,而颗粒直径Cl1必须丨两足关系(I1〈 dmax。另外，即使在电荷保持下也施加量级为I [MV/cm]的电场。例如，当将I [MV/cm]的电场施加在具有Inm厚度的氧化硅膜上时，获取0. IeV的能量差。因此，当A E1SzemeV时，用作电荷存储状态的、不高于热波动能量26meV的能态在第二细粒层260中存在。因此，获取关系AE1 > 0. IeV和Cl1 < q/[2Ji e (0. IeV)]。例如，当隧道绝缘膜为氧化硅膜时，(I1小于8. 5nm。而且，优选的是，获取关系A E1 > 0. 2eV和(I1 < q/[2 n e (0. 2eV)]。例如，当隧道绝缘膜为氧化硅膜时，Cl1小于4nm。优选的是，隧道绝缘膜尽可能薄。这是因为写入/擦除操作可以按高速执行。另夕卜，在前述示例性实施例中，能垒随着导电细粒的尺寸变小而变高。为此，可以充分改进电荷保持特性。当隧道绝缘膜的厚度不大于2nm时，因氧化物膜本身的电阻较低而可以获取示例性实施例的前述效果。还优选的是，隧道绝缘膜的厚度被设置成不大于I. 5nm,以使其电阻变低。隧道绝缘膜的厚度的下限可以被设置成作为 原子间距离的0. 3nm，或者作为膜在大气中自然氧化的厚度的0. 7nm。另外，即使第三隧道绝缘膜290的厚度如图5所示增加，也可以增加写入下的隧穿电流。另外，即使第一隧道绝缘膜230的厚度如图11所示增加，也可以增加擦除下的隧穿电流。每一个细粒层都包含导电细粒。为此，能垒AE、AE1以及AE2中的每一个和颗粒直径CUd1以及d2中的每一个具有分散分布。因此，AE、AEp AE^cUd1以及d2中的每一个都被视为平均值。在每一个导电细粒都被整形得像球体或接近球体的假定下，CUd1以及d2中的每一个都被视为直径。然而，在严格意义上，并不是每一个导电细粒都总是被整形得像球体。当每一个导电细粒被整形得像球体时，与颗粒直径d相对应的自电容为Cself = e d。因此，库仑阻塞能大约给定为q/ (2Cself) = q/ (2 3i e d)。当每一个导电细粒不像球体时,有效颗粒直径d可以基于根据导电细粒的形状而确定的自电容Cs6lf由d = CS6lf/U e)指定。在前述示例性实施例中，使用通过加热a-Si所获取的硅微晶层。然而，硅微晶层可以在高温下通过LPCVD直接形成。当隧道绝缘膜中的硅纳米颗粒层的硅微晶表面密度太低时，不能表达充分效果。硅的静电屏蔽长度大约为10nm。因此，当沟道区上的表面密度不低于I/(20nm)2 (2. 5X IO11CnT2)时，在没有静电屏蔽的情况下，沟道区的大致全部表面受硅纳米晶体层压结构影响。因此，可以期望该效果。在其中诸如氮化硅膜的俘获膜或诸如多晶硅的浮置栅极被用作电荷存储膜的示例的情况下进行了描述。然而，电荷存储膜可以设置为硅纳米晶体。在这种情况下，优选的是，电荷存储膜中的硅纳米晶体的颗粒直径大于隧道绝缘膜中的任何硅纳米晶体的颗粒直径。当电荷存储膜中的硅纳米晶体层的硅微晶表面密度太低时，不能表现充分效果。硅的静电屏蔽长度大约为10nm。因此，当沟道区上的表面密度不低于I/(20nm)2 (2. 5 X IO11CnT2)时，在没有静电屏蔽的情况下，沟道区的大致全部表面受硅纳米晶体层压结构影响。因此，可以期望该效果。如上参照图4所述，在根据前述示例性实施例的半导体存储器中，写入下的隧穿电流以F 作为边界增力卩。关于这一点，对AE2与AEii差的范围进行描述。在NAND闪速存储器中，即使在处于非选定字线上的半导体存储器单元中，也在写入/读取操作下电连接位线。为此，施加低于写入电压的正(plus)栅极电压，以获取转移态。优选的是，隧穿电流低以获得在隧道场F低于该转移态隧道场时的电荷保持的优点，而隧穿电流高以获得在隧道场F高于转移态隧道场时写入的优点。S卩，当图4所示的F 被设置成不小于转移态电场时，可以保持小于转移态电场的电荷保持，并且可以增加写入时的电流。转移态应力栅极电场从大约6[MV/cm]至大约7 [MV/cm]。因此，6 [MV/cm] ^ Fcw ^ 7 [MV/cm]或 6 [MV/cm] ( Fcw 优选。因为存在应力栅极电场可以从大约5 [MV/cm]至大约8 [MV/cm]的可能性,所以5 [MV/cm] ^ Fcw ^ 8 [MV/cm]或5[MV/cm]彡？ 更优选。可以在测量半导体存储器的特性，实际上测量写入/擦除特性时，指定F 或Fre的值。(第四示例性实施例)图16示出了根据第四示例性实施例的半导体存储器600。半导体存储器600与半导体存储器200的不同之处在于，在第四隧道绝缘膜290上接连形成第四细粒层610、第五隧道绝缘膜620、第五细粒层630以及第七隧道绝缘膜640。第四细粒层610包含第四导电细粒615。第五细粒层630包含第五导电细粒635。具体来说，在第四隧道绝缘膜290上形成具有2nm颗粒直径的硅微晶层610、具有Inm厚度的氧化硅膜620、具有Inm颗粒直径的硅微晶层630以及具有Inm厚度的氧化硅膜640。包含在第四细粒层610中的第四导电细粒615的颗粒直径大于包含在第三细粒层280中的第三导电细粒285的颗粒直径，并且大于包含在第五细粒层630中的第五导电细粒 635的颗粒直径。第三导电细粒285的颗粒直径大于第五导电细粒635的颗粒直径。第二细粒层260中的第二导电细粒265的颗粒直径在半导体存储器600中的第一细粒层240与第三细粒层280之间最大。第四细粒层610中的第四导电细粒615的颗粒直径在第三细粒层280与第五细粒层630之间最大。因此，因为电荷仍保持在第二细粒层260和第四细粒层610中，所以可以改进电荷保持特性。而且，因为剩余电子在写入时离开第二细粒层260去往电荷存储膜300，所以可以增加写入电流。另一方面，因为剩余电子在擦除时离开第四细粒层610去往沟道区侧，所以可以增加擦除电流。因而，当中间细粒层中的导电细粒的颗粒直径在三个细粒层当中最大时，可以获取该示例性实施例的效果。尽管前述示例性实施例示出了其中将硅用作半导体衬底的情况，但可以使用另一半导体。尽管前述示例性实施例示出了其中氧化硅膜被用作每一个隧道绝缘膜的情况，但即使使用另一绝缘材料，也可以获取和上述相同的效果。尽管前述示例性实施例示出了其中将氮化硅膜或n+多晶硅用作电荷存储部的情况，但可以使用包含大量载流子陷阱的另一俘获层材料或另一电极材料。然而，优选的是，电荷存储部的能级低于隧道绝缘膜中的任何细粒层的能级。如果电荷存储部的能级高于某一细粒层的能级，则相对能量差改变，以得到致使不能获得足够效果的电荷保持的不利情况。尽管前述示例性实施例示出了其中氧化硅膜被用作块绝缘膜的情况，但可以使用另一绝缘膜材料。尽管在将包含硅纳米晶体的隧道绝缘膜视为示例时对前述示例性实施例进行了描述，但当按相同方式设计层叠层结构和颗粒直径差异时，即使针对另一材料导电细粒(称为导电纳米颗粒)，也可以获取该示例性实施例的效果。每一个隧道绝缘膜都可以存在于细粒层中包含的导电细粒之间。尽管前述示例性实施例示出了其中所有信息电荷提供源是沟道区的情况，但可以将栅极电极用作信息电荷提供源。在这种情况下，将隧道绝缘膜形成在电荷存储膜的栅极侧上，而将块绝缘膜形成在电荷存储膜的沟道侧上。尽管上面已经对本发明的几个实施例进行了描述，但只是示例，而不应被理解为对本发明范围的限制。这些新颖实施例中的每一个都可以按其它各种形式来实践，并且在不脱离本发明的精神和范围的情况下，其部件可以省略，被其它部件替换，或者按各种方式 改变。这些修改例也被包括在如要求保护的本发明及其等同物中。
权利要求
1.一种半导体存储器，该半导体存储器包括 具有沟道区的半导体衬底； 第一隧道绝缘膜，形成在所述半导体衬底的所述沟道区上； 第一细粒层，形成在所述第一隧道绝缘膜上，所述第一细粒层包括满足库仑阻塞条件的多个第一导电细粒； 第二隧道绝缘膜，形成在所述第一细粒层上； 第二细粒层，形成在所述第二隧道绝缘膜上，所述第二细粒层包括满足所述库仑阻塞条件的多个第二导电细粒，其中，所述多个第二导电细粒的平均颗粒直径大于所述多个第一导电细粒的平均颗粒直径； 第三隧道绝缘膜，形成在所述第二细粒层上； 第三细粒层，形成在所述第三隧道绝缘膜上，所述第三细粒层包括满足所述库仑阻塞条件的多个第三导电细粒，其中，所述多个第三导电细粒的平均颗粒直径小于所述多个第二导电细粒的平均颗粒直径； 第四隧道绝缘膜，形成在所述第三细粒层上； 电荷存储膜，形成在所述第四隧道绝缘膜上； 块绝缘膜，形成在所述电荷存储膜上；以及 栅极电极，该栅极电极形成在所述块绝缘膜上。
2.根据权利要求I所述的半导体存储器， 其中，所述第二隧道绝缘膜或所述第三隧道绝缘膜被形成为使得其隧穿电阻低于具有2nm厚度的氧化硅膜的隧穿电阻。
3.根据权利要求I所述的半导体存储器， 其中，所述第一导电细粒、所述第二导电细粒以及所述第三导电细粒由硅纳米晶体制成。
4.根据权利要求I所述的半导体存储器，其中，所述第一至第四隧道绝缘膜由氧化硅月吴制成。
5.根据权利要求I所述的半导体存储器，其中， 所述第一细粒层、所述第二细粒层以及所述第三细粒层被形成为满足由下式表示的关系 min ( A E, A E2) - A E1 > kBT, 其中AE1是用于对所述第二细粒层中的一个电子充电的平均能量；AE是用于对所述第一细粒层中的一个电子充电的平均能量；△ E2是用于对所述第三细粒层中的一个电子充电的平均能量；kB是玻尔兹曼常数；而T(K)是温度。
6.根据权利要求I所述的半导体存储器，其中， 所述第一细粒层、所述第二细粒层以及所述第三细粒层被形成为满足由下式表示的关系 min ( AE, A E2) - A E1 > 0. IeV ;或 min ( A E, A E2) - A E1 > 0. 2eV, 其中AE1是用于对所述第二细粒层中的一个电子充电的平均能量；AE是用于对所述第一细粒层中的一个电子充电的平均能量；而△ E2是用于对所述第三细粒层中的一个电子充电的平均能量。
7.根据权利要求I所述的半导体存储器，其中， 所述第一导电细粒、所述第二导电细粒以及所述第三导电细粒被形成为满足由下式表示的关系 Cl1 > max (d, d2) / (l_kBT/ [q/ {2 n e max (d, d2)}])， 其中吨是所述第二导电细粒的平均颗粒直径；d是所述第一导电细粒的平均颗粒直径；d2是所述第三导电细粒的平均颗粒直径；kB是玻尔兹曼常数；T(K)是温度；而q是基本电荷。
8.根据权利要求I所述的半导体存储器，其中， 所述第一导电细粒、所述第二导电细粒以及所述第三导电细粒被形成为满足由下式表不的关系 Cl1 > max (d, d2) / (1-0. IeV/ [q/ {2 n e max (d, d2)}]);或 Cl1 > max (d, d2) / (1-0. 2eV/ [q/ {2 n e max (d, d2)}])， 其中吨是所述第二导电细粒的平均颗粒直径；d是所述第一导电细粒的平均颗粒直径；d2是所述第三导电细粒的平均颗粒直径；q是基本电荷；而e是所述第一至第三隧道绝缘膜的介电常数。
9.根据权利要求I所述的半导体存储器，其中， 所述第二细粒层以及所述第三细粒层被形成为满足由下式表示的关系 5 [MV/cm] ( ( A E2- A E1) / (q Tox3) ( 8 [MV/cm]， 其中AE1是用于对所述第二细粒层中的一个电子充电的平均能量；AE2是用于对所述第三细粒层中的一个电子充电的平均能量；q是基本电荷，而Tm3是所述第三隧道绝缘膜的厚度。
10.根据权利要求I所述的半导体存储器，其中， 所述第二细粒层以及所述第三细粒层被形成为满足由下式表示的下列关系5 [MV/cm] ( (AE2-A E1) / (q Tox3)， 其中AE1是用于对所述第二细粒层中的一个电子充电的平均能量；AE2是用于对所述第三细粒层中的一个电子充电的平均能量；q是基本电荷，而Tm3是所述第三隧道绝缘膜的厚度。
11.根据权利要求I所述的半导体存储器，其中，所述第一至第四隧道绝缘膜的厚度彼此相等，并且所述多个第一导电细粒至多个第三导电细粒中的颗粒直径彼此相等。
全文摘要
本发明公开了一种半导体存储器。在一个实施方式中，提供了一种半导体存储器，该半导体存储器包括具有沟道区的半导体衬底；形成在所述沟道区上的第一隧道绝缘膜；处于所述第一隧道绝缘膜上的第一细粒层，所述第一细粒层包括第一导电细粒；处于所述第一细粒层上的第二隧道绝缘膜；处于所述第二隧道绝缘膜上的第二细粒层，所述第二细粒层包括第二导电细粒；处于所述第二细粒层上的第三隧道绝缘膜；处于所述第三隧道绝缘膜上的第三细粒层，所述第三细粒层包括第三导电细粒。所述第二导电细粒的平均颗粒直径大于所述第一导电细粒的平均颗粒直径和所述第三导电细粒的平均颗粒直径。
文档编号H01L29/06GK102683387SQ20121006978
公开日2012年9月19日 申请日期2012年3月16日 优先权日2011年3月16日
发明者大场竜二 申请人:株式会社东芝