具有多个应力结构的半导体器件及其制造方法

专利名称：具有多个应力结构的半导体器件及其制造方法
技术领域：
本发明涉及半导体领域，更具体地，涉及具有多个应力结构的半导体器件及其制造方法。
背景技术：
半导体集成电路(IC)经历了快速增长。在IC演进的过程中，部件密度(即，每芯片面积互连器件的数量)普遍增加，同时几何尺寸(即，可使用制造工艺制造的最小部件(或线))减小。这种比例缩小通常通过增加生产效率和降低相关成本来提供优势。这种比例缩小还增加了处理和制造IC的复杂度，并且对于将要实现的这些进步，需要IC制造的类似开发。例如，随着通过各种技术节点比例缩小半导体器件(诸如金属氧化物半导体场效应晶体管(MOSFET))，已经实现了应变源极/漏极部件(例如，应力器件区域)，以增强载流子迁移率并改进器件性能。尽管形成IC器件的应力器件(stressor，也称为应激源)区域的现有方法通常足以应对它们的预期目的，但它们还不能在所有方面都完全满足要求。

发明内容
为解决上述问题，本发明提供了一种半导体器件，包括栅极结构，覆盖半导体衬底的顶面；第一栅极隔离件，设置在栅极结构的侧壁上并覆盖衬底的顶面；结晶半导体材料，覆盖半导体衬底的顶面并与第一栅极隔离件的侧壁相邻；第二栅极隔离件，设置在第一栅极隔离件的侧壁上并覆盖结晶半导体材料；第一应力器件区域，设置在半导体衬底中；以及第二应力器件区域，设置在半导体衬底和结晶半导体材料中，其中，第一应力器件区域与栅极结构的中心线相距第一水平`距离，第二应力器件区域与栅极结构的中心线相距第二水平距离，第二水平距离大于第一水平距离。该半导体器件还包括第一错位，设置在第一应力器件区域中；以及第二错位，设置在第二应力器件区域中。该半导体器件还包括第三应力器件区域，设置在半导体衬底和结晶半导体材料中；以及第三错位，设置在第三应力器件区域中。其中，第一错位完全设置在半导体衬底内，以及其中，第二错位设置在半导体衬底和结晶半导体材料内。其中，第三错位设置在半导体衬底和结晶半导体材料内。其中，第一应力器件区域比第二应力器件区域更深入地设置在半导体衬底内。其中，结晶半导体材料包括选自由S1、SiP、SiCjP SiCP组成的组中的材料。其中，第一错位延伸到半导体器件的沟道区域内，其中，第二错位不延伸到沟道区域内，以及其中，第二错位设置在第一栅极隔离件和第二栅极隔离件的下方。此外，还提供了一种半导体器件，包括半导体衬底，具有顶面；栅极结构，设置在半导体衬底的顶面上；第一栅极隔离件，形成在栅极结构的侧壁上；第一应力区域，设置在半导体衬底中并与半导体器件的沟道区域相邻，第一应力区域包括具有第一夹断点的第一错位；半导体材料，在半导体器件的源极区域和漏极区域中的半导体衬底的顶面上外延(epi)生长，源极区域和漏极区域之间限定有沟道区域；第二栅极隔离件，形成在第一栅极隔离件的侧壁上；以及第二应力区域，设置在半导体衬底和外延生长的半导体材料中，第二应力区域包括具有第二夹断点的第二错位。其中，第二错位延伸穿过半导体衬底和外延生长的半导体材料。其中，半导体衬底是绝缘体上超薄体(UTB)硅(SOI)半导体衬底，其中，半导体衬底和外延生长的半导体材料包括选自由硅(Si)和锗(Ge)组成的组中的材料，以及其中，第一错位和第二错位在沟道区域的电流流动方向上产生拉伸应力。其中，第一错位和第二错位形成在111方向上，以及其中，111方向具有大约45至大约65度的角度，角度是相对于与半导体衬底的顶面平行的轴测量而得的。其中，第一夹断点以小于大约30纳米的深度设置在半导体衬底中，该深度是从半导体衬底的顶面开始测量而得的，以及其中，第二夹断点以小于大约30纳米的深度设置在半导体衬底中，该深度是从半导体衬底的顶面开始测量而得的。其中，第一夹断点和第二夹断点不设置在沟道区域内。其中，第一夹断点被设置在半导体衬底中在水平方向上距离栅极结构的边缘大约-10纳米到大约10纳米的位置。其中，第一应力区域和第二应力区域不延伸到栅极结构的中心线外。其中，第一夹断点在半导体衬底内的深度大于第二夹断点的深度，第一夹断点的深度和第二夹断点的深度是从半导体衬底的顶面开始测量而得的。此外，还提供了 一种制造半导体器件的方法，包括提供具有栅极堆叠件的衬底；在栅极堆叠件的侧壁上形成第一栅极隔离件；形成设置在衬底中并与半导体器件的沟道区域相邻的第一应力区域，第一应力区域包括第一错位；在衬底上外延Gpi)生长半导体材料；在第一栅极隔离件的侧壁和外延生长的半导体材料上形成第二栅极隔离件；以及形成设置在衬底和外延生长的半导体材料中的第二应力区域，第二应力区域包括第二错位。该方法还包括在形成第一栅极隔离件之前，对衬底执行第一预非晶非晶注入工艺；以及在形成第二栅极隔离件之前，对衬底和外延生长的半导体材料执行第二预非晶非晶注入工艺，其中，形成第一应力区域包括在衬底的上方形成第一应力膜并对衬底和第一应力膜执行第一退火工艺，从而形成第一错位；其中，形成第二应力区域包括在衬底的上方形成第二应力膜并对衬底和第二应力膜执行第二退火工艺，从而形成第二错位。其中，第一错位完全形成在衬底内，其中，第二错位形成在衬底和外延生长的半导体材料内，以及其中，执行第一预非晶非晶注入工艺包括向衬底注入硅(Si)或锗(Ge)注入物并利用大约5KeV至大约50KeV的注入能量和大约1E14原子/cm2至大约5E15原子/cm2的剂量。


当阅读附图时，根据以下详细描述更好地理解本公开的一个或多个方面。应该强调的是，根据工业的标准实践，各种部件没有按比例绘制。实际上，为了讨论的清楚，可以任意增加或减小各种部件的尺寸。
图1是示出根据本公开各个方面的形成半导体器件的方法的流程图。图2至图10示出了根据图1的方法处于各个制造阶段的半导体器件的一个实施例的示意性截面图。
具体实施例方式以下公开提供了用于实施各种实施例的不同特征的许多不同的实施例或实例。以下描述部件和配置的具体实例以简化本公开。当然，这些仅仅是实例而不用于限制。例如，以下第一部件形成在第二部件上方的描述可以包括第一和第二部件被形成为直接接触的实施例，并且还可以包括可以形成附加部件夹置在第一和第二部件之间使得第一和第二部件没有直接接触的实施例。此外，本公开可以在各个实例中重复参考标号和/或字母。这种重复是为了简化和清楚的目的，它们本身并不用于表示所讨论的各个实施例和/或结构之间的关系。此外，本文所公开的部件可以以与本文所示示例性实施例不同的方式进行配置、组合或构造而不背离本公开的范围。应该理解，本领域的技术人员能够得到使本发明的原则具体化的各种等效物。参照图1以及图2至图10，以下统一描述方法100和半导体器件200。半导体器件200示出了集成电路及其一部分，其可以包括诸如金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、高压晶体管、和/或高频晶体管的有源器件、其他适当部件、和/或它们的组合。半导体器件200可以附加地包括诸如电阻器、电容器、电感器、和/或熔丝的无源部件。应该理解，半导体器件200可以通过MOS技术处理来形成，因此本文没有详细描述一些工艺。还应该理解，可以在半导体器件200中增加附加部件，并且对于半导体器件200的附加实施例可以替换或消除以下所描述的一些部件。以下公开将继续利用半导体器件200的MOSFET实例，以示出本公开的各个实施例。然而，应该理解，除非专门声明，否则本发明不应限于特定类型的器件。参照图1，根据本公开的各个方面描述用于制造半导体器件的方法100。方法100开始于步骤102，其中，提供衬底。衬底包括栅极堆叠。方法100继续到步骤104，其中，对衬底执行第一预非晶注入(PAI)工艺。方法100继续到步骤106，其中，第一栅极隔离件形成在栅极堆叠的侧壁上，并且第一应力膜被沉积在衬底上。方法100继续到步骤108，其中，对衬底和第一应力膜执行第一退火工艺。在第一退火工艺之后，去除第一应力膜。方法100继续到步骤110，其中，在衬底上外延Gpi)生长半导体材料。外延生长的半导体材料生长在衬底的源极和漏极区域中。方法100继续到步骤112，其中，对衬底和外延生长的半导体材料执行第二预非晶注入(PAI)工艺。方法100继续到步骤114，其中，第二栅极隔离件形成在第一栅极隔离件的侧壁上，第二应力膜沉积在衬底上。方法100继续到步骤116，其中，对衬底和第二应力膜执行第二退火工艺。方法100继续到步骤118，并在该步骤中完成制造。可以在方法100之前、期间和之后提供附加步骤，并且对于方法的附加实施例可以替换或消除以下所描述的一些步骤。以下讨论示出了可以根据图1的方法100制造的半导体器件200的各个实施例。图2至图10示出了根据 图1的方法100处于各个制造阶段的半导体器件200的一个实施例的示意性截面图。参照图2，半导体器件200包括衬底210。在本实施例中，衬底210为包括硅(Si)的超薄体(UTB)绝缘体上半导体(SOI)衬底。例如，UTB衬底可具有大约10至大约30纳米的(半导体材料的)厚度。SOI衬底可以使用氧注入隔离(SMOX)、晶片接合和/或其他适当方法来制造。衬底210可以包括基本半导体，包括晶体中的硅和/或锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括 SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和 / 或 GaInAsP ;或者它们的组合。在衬底210为合金半导体的情况下，合金半导体衬底可具有梯度SiGe部件，其中，Si和Ge组成从梯度SiGe部件的一个位置的一个比率变为另一位置的另一比率。合金SiGe可以形成在硅衬底的上方，和/或SiGe衬底可以发生应变。衬底210根据设计要求包括各种掺杂区域(例如，P型阱或n型阱)。掺杂区域可以掺杂有诸如硼或BF2的p型掺杂物和/或诸如磷或砷的n型掺杂物。掺杂区域可以直接形成在衬底210上、p阱结构中、n阱结构中、双阱结构中、或者使用凸起结构。掺杂区域包括各种有源区域，诸如被配置用于N型金属氧化物半导体晶体管(称为NM0S)的区域和被配置为用于P型金属氧化物半导体晶体管(称为PM0S)的区域。衬底210可包括隔离区域以限定和隔离衬底210的各种有源区域。隔离区域利用诸如浅沟槽隔离(STI)或硅局部氧化(LOCOS)的隔离技术，以限定并电隔离各种区域。隔离区域包括氧化硅、氮化硅、氮氧化硅、其他适当材料或它们的组合。进一步参照图2，衬底210包括绝缘体层212。例如，绝缘体层212可以包括诸如氧化硅、高k电介质材料、其他适当电介质材料或它们的组合的材料。高k电介质材料的实例Hf02、HfSi0、HfSi0N、HfTa0、HfTi0、HfZr0、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他适当的高k电介质材料、和/或它们的组合。衬底210进一步包括栅极结构220。栅极结构220包括各种栅极材料层。在本实施例中，栅极结构220包括栅极堆叠222 (也称为栅电极)和栅极电介质224。栅极结构220具有将栅极结构220分为两个基本相等的半边的中心线226。栅极结 构220分离半导体器件200的源极和漏极(S/D)区域228。S/D区域228在它们之间限定区域230。栅极堆叠222在衬底210的上方形成为适当厚度。在一个实例中，栅极堆叠222为多结晶硅(或多晶硅)层。多晶硅层可以针对适当的导电性进行掺杂。可选地，例如，如果将形成虚拟栅极并且稍后通过栅极替换工艺来替换，则多晶硅不需要掺杂。在另一实例中，栅极堆叠222为具有适当功函数的导电层，因此，栅极堆叠222还可以被称为功函数层。功函数层包括适当的材料，使得该层可以进行调整以具有适当的功函数来用于增强器件的性能。例如，如果预期PMOS器件的P型功函数金属(P金属)，则可以使用TiN或TaN。另一方面，如果预期NMOS器件的N型功函数金属(N金属)，则可以使用Ta、TiAl、TiAlN、或TaCN。功函数层可以包括掺杂的导电氧化物材料。栅极堆叠222可以包括其他导电材料，诸如铝、铜、钨、金属合金、金属硅化物、其他适当材料、和/或它们的组合。栅极堆叠222可以包括多层。例如，在栅极堆叠222包括功函数层的情况下，可以在功函数层的上方形成另一导电层。栅极堆叠222通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、喷镀、其他适当方法、和/或它们的组合来形成。参照图3，对衬底210执行第一预非晶注入(PAI)工艺232。第一 PAI工艺232注入衬底210，破坏衬底210的栅格结构并形成第一非晶区域234。在本实施例中，第一非晶区域234形成在半导体器件200的S/D区域228中并且不延伸到栅极结构220的中心线226之外。第一非晶区域234具有从衬底210的顶面开始测量的深度236作为最大深度。根据设计规则形成第一非晶深度236。第一非晶深度236可以在大约10至大约150纳米的范围内。在本实施例中，由于衬底210为UTB SOI衬底，所以第一非晶深度236小于大约30纳米。例如，通过控制注入角度、注入能量、注入物质和/或注入剂量，可以调整第一 PAI工艺232。第一 PAI工艺232向衬底210注入硅(Si)或锗(Ge)。可选地，第一 PAI工艺232可以利用其他注入物质，注入Ar、Xe、BF2、As、In、其他适当的注入物质或它们的组合。在本实施例中，根据注入温度，第一 PAI工艺232以大约IOKeV至大约60KeV的注入能量以及大约1E14原子/cm2至大约5E15原子/cm2的剂量来注入Si或Ge。较低的注入温度将增强注入非晶效率。注入温度可以为范围在大约-100°C至大约30°C之间的任何温度。例如，注入温度可以为范围在大约20°C至大约30°C之内的室温，或者注入温度可以为范围在大约-100°C至大约_60°C之间的制冷温度。注入角度的范围例如可以在大约0度至大约20度之间。注入角度是通过可以阻挡/妨碍第一 PAI工艺232的相邻结构的接近度来限制的。根据设计规则和上述调整变量，第一 PAI工艺232可以包括多个注入步骤。例如，第一PAI工艺232可包括两个步骤工艺，其中，第一步骤包括利用大约25KeV至大约40KeV的注入能量以及大约1E14原子/cm2至大约5E15原子/cm2的剂量，以及第二步骤包括利用大约IOKeV至大约40KeV的注入能量以及大约1E14原子/cm2至大约5E15原子/cm2的剂量。图样化光刻胶层可用于限定形成第一非晶区域234的位置并保护半导体器件200的其他区域不受注入损坏。例如，图样化光刻胶层被图样化，使其向第一 PAI工艺232露出S/D区域228 (形成第一非晶区域234)，同时保护栅极结构220 (和半导体器件200的其他部分)免受第一 PAI工艺232的影响。可选地，图样化硬掩模层(诸如SiN或SiON层)被用于限定第一非晶区域234。图样化光刻胶层或图样化硬掩模层可以为当前制造工艺的一部分(例如，LDD或源极/漏极形成)，从而使成本最少，因为对于第一 PAI工艺232来说不需要附加光刻胶层或硬掩模。参照图4，第一栅极隔离件238形成在栅极堆叠222的侧壁上。第一栅极隔离件238通过任何适当的工艺在衬底210的上方形成为任何适当的厚度。第一栅极隔离件238包括电介质材料，诸如氮化 硅、氧化硅、氮氧化硅、其他适当材料、和/或它们的组合。第一栅极隔离件238可用于补偿后续形成的掺杂区域，诸如重掺杂源极/漏极区域。第一应力膜240沉积在衬底210的上方。第一应力膜240可通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、喷镀、其他适当方法、和/或它们的组合来形成。第一应力膜240可包括电介质材料，诸如氮化硅、氧化硅、氮氧化硅、其他适当材料、和/或它们的组合。第一应力膜240被用于在后续第一退火工艺242 (使第一非晶区域234结晶)中提供应力。参照图5，对衬底210执行第一退火工艺242。第一退火工艺242使得第一非晶区域234结晶，形成第一应力器件区域244。该工艺通常被称为固相外延(SPE，solid-phaseepitaxy)，因此，第一应力器件区域244可以被称为外延区域。第一退火工艺242为快速热退火(RTA)工艺或毫秒热退火(MSA)工艺(例如，毫秒激光热退火工艺)。第一退火工艺242可包括长距离预热，其使得末端(EOR)缺陷最小甚至消除。长距离预热可以以大约500°C至大约800°C的温度来执行。长距离预热可以执行大约10至大约300秒。第一退火工艺242以大约500°C至大约1400°C的温度来执行。此外，根据退火工艺的类型和所利用的温度，第一退火工艺242可以执行大约I毫秒至大约300秒。在本实施例中，第一退火工艺242为RTA工艺，利用大约950°C至大约1050°C的温度并执行大约3毫秒至大约5秒。在一个实施例中，第一退火工艺242为MSA工艺，利用达到大约1400°C的Si熔点的温度并执行几毫秒或者小于例如大约0. 8毫秒至大约100毫秒。在第一退火工艺242期间，随着衬底210的结晶，在第一应力器件区域244中形成第一错位246。第一错位246可以形成在例如111方向上。111方向具有大约45至大约65度的角，相对于与衬底210的顶面平行的轴测量该角。在本实施例中，第一错位246具有大约55度角的111方向，相对于与衬底210的顶面平行的轴测量该角。第一错位246在第一夹断点248处开始形成。在本实施例中，第一夹断点248以大约10至大约30纳米的深度形成在第一应力器件区域244中，从衬底210的顶面开始测量该深度。第一夹断点248具有水平缓冲dl和垂直缓冲d2。根据设置规则形成水平缓冲dl和垂直缓冲d2，并且作为第一退火工艺242的功能。例如，第一夹断点248具有大约I至大约10纳米的水平缓冲dl以及 大约I至大约20纳米的垂直缓冲d2。在又一实例中，可以形成第一夹断点248，使得它们在水平方向上从栅极边缘开始大约-10至大约10纳米进行设置。换句话说，可以形成第一夹断点248，使得它们从大约-10至大约10纳米设置在沟道区域230内或者沟道区域230外。在本实施例中，第一夹断点248具有大约5纳米的水平缓冲dl、大约5纳米的垂直缓冲，并以小于大约30纳米的深度(从衬底210的顶面开始测量深度)形成，并且被形成为使得它们在水平方向上从栅极边缘开始大约5纳米进行设置。参照图6，从衬底210中去除第一应力膜240。第一应力膜240可以通过任何适当的工艺来去除。例如，可以通过传统的蚀刻工艺去除第一应力膜240。可通过使用磷酸或氢氟酸的湿蚀刻或者通过使用适当蚀刻剂的干蚀刻来执行传统的蚀刻工艺。仍然参照图6，半导体材料250沉积在半导体器件200的S/D区域228中的衬底210的上方。半导体材料250可以通过适当的工艺来沉积，诸如外延附生或外延Gpi)工艺。外延工艺可以包括CVD沉积技术(例如，气相外延(VPE)和/或超高真空CVD (UHV-CVD))、分子束外延、和/或其他适当的工艺。外延工艺可以使用气体和/或液体前体，其与衬底210的组成(例如，硅)进行反应。半导体材料250可以包括S1、SiP、SiC、SiCP、它们的组合、或者任何其他适当的半导体材料。参照图7，对衬底210执行第二预非晶化注入(PAI)工艺252。第二 PAI工艺252注入衬底210，破坏衬底210的栅格结构并形成第二非晶区域254。在本实施例中，第二非晶区域254形成在半导体器件200的S/D区域228中并且不延伸到栅极结构220的中心线226之外。此外，第二非晶区域254形成在第一应力器件区域244的一部分中。第二非晶区域254的形成可以部分或完全消除延伸到第二非晶区域254内的第一错位246。第二非晶区域254具有深度256。根据设计规则形成第二非晶深度256。第二非晶深度256的范围可以在大约10至大约30纳米之内。在本实施例中，由于衬底210为UTB SOI衬底，所以第二非晶深度256小于大约30纳米。可以通过第二 PAI工艺252注入能量、注入物质、和/或注入剂量来控制第二非晶深度256。第二 PAI工艺252向衬底210注入硅(Si)或锗(Ge)。可选地，第二 PAI工艺252可以利用其他注入物质，诸如Ar、Xe、BF2, As、In、其他适当的注入物质或它们的组合。在本实施例中，根据注入温度，第二 PAI工艺252以大约IOKeV至大约60KeV的注入能量以及大约1E14原子/cm2至大约5E15原子/cm2的剂量来注入Si或Ge。较低的注入温度将增强注入非晶效率。注入温度可以为范围在大约-100°C至大约30°C之间的任何温度。例如，注入温度可以为范围在大约20°C至大约30°C之内的室温，或者注入温度可以为范围在大约-100°C至大约_60°C之间的制冷温度。例如，注入角度的范围可以在大约0度至大约20度之间。注入角度可通过可以阻挡/妨碍第二 PAI工艺252的相邻结构的接近度来限定。根据设计规则和上述调整变量，第二 PAI工艺252可以包括多个注入步骤。例如，第二PAI工艺252可包括两个步骤工艺，其中，第一步骤包括利用大约25KeV至大约40KeV的注入能量以及大约1E14原子/cm2至大约5E15原子/cm2的剂量，以及第二步骤包括利用大约IOKeV至大约40KeV的注入能量以及大约1E14原子/cm2至大约5E15原子/cm2的剂量。图样化光刻胶层可用于限定形成第二非晶区域254的位置并保护半导体器件200的其他区域不受注入损坏。例如，图样化光刻胶层被图样化，使其向第二 PAI工艺252露出S/D区域228 (形成第二非晶区域244)，同时保护栅极结构220 (和半导体器件200的其他部分)免受第二 PAI工艺252的影响。可选地，图样化硬掩模层(诸如SiN或SiON层)被用于限定第二非晶区域254。图样化光刻胶层或图样化硬掩模层可以为当前制造工艺的一部分(例如，LDD或源极/漏极形成)，从而使成本最少，因为对于第二 PAI工艺252来说不需要附加光刻胶层或硬掩模。在本实施例中，第一 PAI工艺232基本上类似于第二 PAI工艺252。在可选实施例中，第一 PAI工艺232不同于第二 PAI工艺252。参照图8，第二栅极隔离件258形成在第一栅极隔离件238的侧壁上。第二栅极隔离件258通过任何适当的工艺在外延生长半导体材料的上方形成为任何适当的厚度。第二栅极隔离件258包括电介质材料，诸如氮化硅、氧化硅、氮氧化硅、其他适当材料、和/或它们的组合。第二应力膜260沉积在衬底210的上方。第二应力膜260可通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD (HDPCVD)、喷镀、其他适当方法、和/或它们的组合来形成。第二应力膜260可包括电介质材料，诸如氮化硅、氧化硅、氮氧化硅、其他适当材料、和/或它们的组合。第二应力膜260被用于在后续第二退火工艺262 (使第二非晶区域254结晶)中提供应力。

参照图9，对衬底210和第二应力膜260执行第二退火工艺262。第二退火工艺262使得第二非晶区域254结晶，形成第二应力器件区域264。该工艺通常被称为固相外延(SPE)，因此，第二应力器件区域264可以被称为外延区域。第二退火工艺262为快速热退火(RTA)工艺或毫秒热退火(MSA)工艺(例如，毫秒激光热退火工艺)。第二退火工艺262可包括长距离预热，其使得末端(EOR)缺陷最小甚至消除。长距离预热可以以大约500°C至大约800°C的温度来执行。长距离预热可以执行大约10至大约300秒。第二退火工艺262以大约500°C至大约1400°C的温度来执行。此外，根据退火工艺的类型和所利用的温度，第二退火工艺262可以执行大约I毫秒至大约300秒。在本实施例中，第二退火工艺262为RTA工艺，利用大约950°C至大约1050°C的温度并执行大约3毫秒至大约5秒。在一个实施例中，第二退火工艺262为MSA工艺，利用达到大约1400°C的Si熔点的温度并执行几毫秒或者小于例如大约0. 8毫秒至大约100毫秒。在本实施例中，第一退火工艺242基本上类似于第二退火工艺262。在可选实施例中，第一退火工艺242不同于第二退火工艺262。
在第二退火工艺262期间，随着衬底210的结晶，在第二应力器件区域264中形成第二错位266。此外，随着衬底210的结晶，重新形成第一错位246中可延伸到第二应力器件区域264内的部分。换句话说，第一错位246可以从第一应力区域252延伸穿过第二应力器件区域264并在第二退火工艺262期间重新形成。第一错位246的重新形成将第一错位246中在第一应力器件区域244内的部分用作晶种。因此，在衬底210内存在多个错位。例如，第二错位可以形成在111方向上。111方向具有大约45至大约65度的角，相对于与衬底210的顶面平行的轴测量该角。在本实施例中，第二错位266具有大约55度角的111方向，相对于与衬底210的顶面平行的轴测量该角。可以形成第二错位266，使得它们基本上平行于第一错位246。此外，可以形成第二错位266，使得它们延伸穿过外延生长的半导体材料250。第二错位266在第二夹断点268处开始形成。第二夹断点268以大约10至大约30纳米的深度形成在第二应力器件区域264中，从衬底210的顶面开始测量该深度。第二夹断点268具有水平缓冲d3和垂直缓冲d4。根据设置规则形成水平缓冲d3和垂直缓冲d4，并且作为第二退火工艺262的功能。例如，第二夹断点268具有大约I至大约10纳米的水平缓冲d3以及大约I至大约20纳米的垂直缓冲d4。在本实施例中，第二夹断点268具有大约5纳米的水平缓冲d3、大约5纳米的垂直缓冲d4，并以小于大约30纳米的深度，从衬底210的顶面开始测量该深度。此外，如图所示，第一应力器件区域224具有从栅极结构220的中心线226开始测量的第一水平距离d5，而第二应力器件区域264具有从栅极结构220的中心线226开始测量的第二水平距离d6。第二水平距离d6大于第一水平距离d5。参照图10，从衬底210中去除第二应力膜260。第二应力膜260可以通过任何适当的工艺来去除。例如，可以通过传统的蚀刻工艺去除第二应力膜260。可通过使用磷酸或氢氟酸的湿蚀刻或者通过使用适当蚀刻剂的干蚀刻来执行传统的蚀刻工艺。方法100的前述实施例可以进一步包括附加的类似工艺步骤，以形成附加的n个应力区域和附加的n个错位270。根据所公开的实施例，`形成(应力区域内的)多个错位的优点在于，错位能够连续形成在有源区域(例如，源极/漏极)内并在沟道区域中引起应力(例如，拉伸应力或压缩应力)，从而在沟道区域内的电流流动方向上提高载流子迁移率。此外，根据所公开的实施例，多个错位的形成具有利用外延生长半导体材料以在沟道区域中引入附加应力的附加优点。附加优点在于，可以在当前的制造工艺中容易地实施所公开实施例的方法。因此，所公开的实施例提供了在沟道区域中增加应力以提高载流子迁移率而不对制造工艺和/或器件增加显著的成本。应该理解，不同的实施例可以具有不同的优点，并且对任何实施例不是必须要求特定优点。可对半导体器件200进行进一步的MOS技术处理以形成各种部件。例如，可以进行方法100以形成接触部件，诸如硅化物区域。接触部件包括硅化物材料，诸如硅化镍(NiSi)、硅化镍钼(NiPtSi)、硅化镍钼锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化钼(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)、其他适当的导电材料、和/或它们的组合。接触部件可通过包括以下处理来形成沉积金属层；退火金属层，使得金属层能够与硅反应以形成硅化物；然后去除未反应的金属层。层间电介质(ILD)层可以进一步形成在衬底210上，并且向衬底进一步应用化学机械抛光(CMP)工艺以平面化衬底。此夕卜，可以在形成ILD层之前在栅极结构220的顶部上形成接触蚀刻停止层(CESL)。在一个实施例中，栅极堆叠222在最终器件中保留多晶体管。在另一实施例中，执行栅极替换工艺(或后栅极工艺)，其中，用金属栅极替换多晶硅栅极堆叠222。例如，金属栅极可以替换栅极结构220的栅极堆叠(即，多晶硅栅极堆叠)。金属栅极包括衬垫层、功函数层、导电层、金属栅极层、填充层、其他适当的层、和/或它们的组合。各种层包括任何适当的材料，诸如铝、铜、钨、钛、钽、钽铝、氮化钽铝、氮化钛、氮化钽、硅化镍、硅化钴、银、TaC, TaSiN, TaCN、TiAl、TiAIN、WN、金属合金、其他适当的材料、和/或它们的组合。后续处理可进一步在衬底210上形成各种接触/通孔/线和多层互连部件(例如，金属层和层间电介质)，被配置为连接半导体器件200的各种部件或结构。附加部件可以向器件提供电互连。例如，多层互连件包括诸如传统通孔或接触的垂直互连件以及诸如金属线的水平互连件。各种互连部件可以实施各种导电材料，包括铜、钨和/或硅化物。在一个实例中，镶嵌和/或双镶嵌工艺用于形成铜相关多层互连结构。所公开的半导体器件200可以用于各种应用，诸如数字电路、成像传感器件、异质(hetero)半导体、动态随机存取存储器(DRAM)单元、单电子晶体管(SET)、和/或其他微电子器件(在本文统称为微电子器件)。当然，本公开的各个方面还可应用于和/或容易用于其他类型的晶体管，包括单栅极晶体管、双栅极晶体管和其他多栅极晶体管，并且可以在许多不同的应用中使用，包括传感器单元、存储单元、逻辑单元和其他单元。因此，提供了一种半导体器件。该示例性半导体器件包括栅极结构，覆盖半导体衬底的顶面；以及第一栅极隔离件，设置在栅极结构的侧壁上并覆盖衬底的顶面。半导体器件还包括结晶半导体材料， 其覆盖半导体衬底的顶面并与第一栅极隔离件的侧壁相邻。半导体器件还包括第二栅极隔离件，其设置在第一栅极隔离件的侧壁上并覆盖结晶半导体材料。半导体器件还包括第一应力器件区域，设置在半导体衬底中；以及第二应力器件区域，设置在半导体衬底和结晶半导体材料中。第一应力器件区域与栅极结构的中心线相距第一水平距离，第二应力器件区域与栅极结构的中心线相距第二水平距离，第二水平距离大于第一水平距离。在一些实施例中，半导体器件还包括第一错位，设置在第一应力器件区域中；以及第二错位，设置在第二应力器件区域中。在特定实施例中，半导体器件还包括第三应力器件区域，设置在半导体衬底和结晶半导体材料中；以及第三错位，设置在第三应力器件区域中。在一些实施例中，第一错位完全设置在半导体衬底内，并且第二错位设置在半导体衬底和结晶半导体材料内。在各种实施例中，第三错位设置在半导体衬底和结晶半导体材料内。在特定实施例中，第一应力器件区域比第二应力器件区域更深入地设置在半导体衬底内。在又一些实施例中，结晶半导体材料包括从由S1、SiP、SiC和SiCP组成的组中所选择的材料。在一些实施例中，第一错位延伸到半导体器件的沟道区域内，第二错位不延伸到沟道区域内，并且第二错位设置在第一和第二栅极隔离件的下方。还提供了半导体器件的可选实施例。示例性半导体器件包括半导体衬底，具有顶面；以及栅极结构，设置在半导体衬底的顶面上。半导体器件还包括形成在栅极结构的侧壁上的第一栅极隔离件。半导体器件还包括第一应力区域，设置在半导体衬底中并与半导体器件的沟道区域相邻，第一应力区域包括具有第一夹断点的第一错位。半导体器件还包括半导体材料，在半导体器件的源极和漏极区域中的半导体衬底的顶面上外延Gpi)生长，源极和漏极区域在它们之间限定沟道区域。半导体器件还包括第二栅极隔离件，形成在第一栅极隔离件的侧壁上；以及第二应力区域，设置在半导体衬底和外延生长的半导体材料中，第二应力区域包括具有第二夹断点的第二错位。在一些实施例中，第二错位延伸穿过半导体衬底和外延生长的半导体材料。在特定实施例中，半导体衬底是超薄体(UTB)绝缘体上硅(SOI)半导体衬底，半导体衬底和外延生长的半导体材料包括从由硅(Si)和锗(Ge)组成的组中所选择的材料，并且第一和第二错位在沟道区域的电流流动方向上引起拉伸应力。在各种实施例中，第一错位和第二错位形成在111方向上，111方向具有大约45至大约65度的角度，相对于与半导体衬底的顶面平行的轴测量角度。在又一些实施例中，第一夹断点以小于大约30纳米的深度设置在半导体衬底中，从半导体衬底的顶面开始测量该深度，并且第二夹断点以小于大约30纳米的深度设置在半导体衬底中，从半导体衬底的顶面开始测量该深度。在一些实施例中，第一夹断点和第二夹断点不设置在沟道区域内。在特定实施例中，从水平方向上栅极结构的边缘开始大约-10纳米到大约10纳米，第一夹断点设置在半导体衬底中。在各个实施例中，第一应力区域和第二应力区域不延伸到栅极结构的中心线外。在又一些实施例中，第一夹断点具有半导体衬底内的深度，其大于第二夹断点的深度，从半导体衬底的顶面开始测量深度。还提供了制造半导体器件的方法。示例性方法包括提供具有栅极堆叠的衬底；以及在栅极堆叠的侧壁上形成第一栅极隔离件。该方法还包括形成设置在衬底中并与半导体器件的沟道区域相邻的第一应力区域，第一应力区域包括第一错位。该方法还包括在衬底上外延(epi)生长半导体材料。该方法还包括在第一栅极隔离件的侧壁和外延生长的半导体材料上形成第二栅极隔离件；以及形成设置在衬底和外延生长的半导体材料中的第二应力区域，第二应力区域包括第二错位。在一些实施例中 ，该方法还包括在形成第一栅极隔离件之前，对衬底执行第一预非晶注入工艺；以及在形成第二栅极隔离件之前，对衬底和外延生长的半导体材料执行第二预非晶注入工艺。形成第一应力区域包括在衬底的上方形成第一应力膜并对衬底和第一应力膜执行第一退火工艺，使得形成第一错位。形成第二应力区域包括在衬底的上方形成第二应力膜并对衬底和第二应力膜执行第二退火工艺，使得形成第二错位。在各个实施例中，第一错位完全形成在衬底内，第二错位形成在衬底和外延生长的半导体材料内，并且执行第一预非晶注入工艺包括向衬底注入硅(Si)或锗(Ge)注入物并利用大约5KeV至大约50KeV的注入能量和大约1E14原子/cm2至大约5E15原子/cm2的剂量。前面概述了多个实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该意识到，他们可以容易地将本公开用作用于设计或修改用于执行与本文引入实施例相同的目的和/或实现相同优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效构造不背离本公开的精神和范围，并且他们可以进行各种改变、替换和修改而不背离本公开的精神和范围。
权利要求
1.一种半导体器件，包括 栅极结构，覆盖半导体衬底的顶面； 第一栅极隔离件，设置在所述栅极结构的侧壁上并覆盖所述衬底的顶面； 结晶半导体材料，覆盖所述半导体衬底的顶面并与所述第一栅极隔离件的侧壁相邻； 第二栅极隔离件，设置在所述第一栅极隔离件的侧壁上并覆盖所述结晶半导体材料； 第一应力器件区域，设置在所述半导体衬底中；以及 第二应力器件区域，设置在所述半导体衬底和所述结晶半导体材料中， 其中，所述第一应力器件区域与所述栅极结构的中心线相距第一水平距离，所述第二应力器件区域与所述栅极结构的中心线相距第二水平距离，所述第二水平距离大于所述第一水平距离。
2.根据权利要求1所述的半导体器件，还包括 第一错位，设置在所述第一应力器件区域中；以及 第二错位，设置在所述第二应力器件区域中。
3.根据权利要求2所述的半导体器件，还包括 第三应力器件区域，设置在所述半导体衬底和所述结晶半导体材料中；以及 第三错位，设置在所述第三应力器件区域中。
4.根据权利要求2所述的半导体器件，其中，所述第一错位完全设置在所述半导体衬底内，并且 其中，所述第二错位设置在所述半导体衬底和所述结晶半导体材料内。
5.根据权利要求3所述的半导体器件，其中，所述第三错位设置在所述半导体衬底和所述结晶半导体材料内。
6.根据权利要求1所述的半导体器件，其中，所述第一应力器件区域比所述第二应力器件区域更深入地设置在所述半导体衬底内。
7.根据权利要求1所述的半导体器件，其中，所述结晶半导体材料包括选自由S1、SiP、SiCjP SiCP组成的组中的材料。
8.根据权利要求2所述的半导体器件，其中，所述第一错位延伸到所述半导体器件的沟道区域内， 其中，所述第二错位不延伸到所述沟道区域内，以及 其中，所述第二错位设置在所述第一栅极隔离件和所述第二栅极隔离件的下方。
9.一种半导体器件，包括 半导体衬底，具有顶面； 栅极结构，设置在所述半导体衬底的顶面上； 第一栅极隔离件，形成在所述栅极结构的侧壁上； 第一应力区域，设置在所述半导体衬底中并与所述半导体器件的沟道区域相邻，所述第一应力区域包括具有第一夹断点的第一错位； 半导体材料，在所述半导体器件的源极区域和漏极区域中的所述半导体衬底的顶面上外延(epi)生长，所述源极区域和所述漏极区域之间限定有所述沟道区域； 第二栅极隔离件，形成在所述第一栅极隔离件的侧壁上；以及 第二应力区域，设置在所述半导体衬底和外延生长的半导体材料中，所述第二应力区域包括具有第二夹断点的第二错位。
10.一种制造半导体器件的方法，包括 提供具有栅极堆叠件的衬底； 在所述栅极堆叠件的侧壁上形成第一栅极隔离件； 形成设置在所述衬底中并与所述半导体器件的沟道区域相邻的第一应力区域，所述第一应力区域包括第一错位； 在所述衬底上外延(epi)生长半导体材料； 在所述第一栅极隔离件的侧壁和外延生长的半导体材料上形成第二栅极隔离件；以及形成设置在所述衬底和外延生长的半导体材料中的第二应力区域，所述第二应力区域包括第二错位。
全文摘要
公开了具有多个错位结构的半导体器件及其制造方法。示例性半导体器件包括栅极结构，覆盖半导体衬底的顶面；以及第一栅极隔离件，设置在栅极结构的侧壁上并覆盖衬底的顶面。半导体器件还包括结晶半导体材料，其覆盖半导体衬底的表面并与第一栅极隔离件的侧壁相邻。半导体器件还包括第二栅极隔离件，其设置在第一栅极隔离件的侧壁上并覆盖结晶半导体材料。半导体器件还包括第一应力器件区域，设置在半导体衬底中；以及第二应力器件区域，设置在半导体衬底和结晶半导体材料中。
文档编号H01L29/78GK103066124SQ20121011030
公开日2013年4月24日 申请日期2012年4月13日 优先权日2011年10月20日
发明者吕伟元, 黄立平, 蔡瀚霆, 王维敬, 李明轩, 杨学人, 陈冠仲 申请人:台湾积体电路制造股份有限公司