芯片式排列电阻器及其制造方法
【专利摘要】一种芯片式排列电阻器，包含一个基板本体、多个凹陷图案、多个接触电极，与多个电阻，该基板本体的基面包括多个彼此间隔且临靠近两个长边边缘分布的电极印刷部，每一个凹陷图案形成于每一个电极印刷部，所述的接触电极由导电材料构成并分别填覆满每一个凹陷图案地形成于每一个电极印刷部上，所述的电阻分别由具有预定阻值的导电材料构成并形成于其中两个彼此相对的接触电极的基面区域上且相反两侧分别与所述两个接触电极接触并电连接。本发明借凹陷图案使接触电极更强固地附着于基板本体而不脱落，进而简化制程与材料成本。本发明还提供芯片式排列电阻器的制造方法。
【专利说明】芯片式排列电阻器及其制造方法
【技术领域】
[0001]本发明涉及一种无源组件，特别是涉及一种具有多个使用电阻范围的芯片式排列电阻器(chip resistor array)及其制作方法。
【背景技术】
[0002]参阅图1、图2，目前的芯片式排列电阻器I是薄片长条状并具有多个使用电阻范围的无源组件，包含一个由绝缘材料，例如陶瓷构成的组件本体11、多个电极12，及多个电阻14。
[0003]该组件本体11概呈长矩形薄片态样，具有一个基面111、一个相反于该基面111的顶面112、两个分别连接该基面111与顶面112短边的短侧面113，及两个分别连接该基面111与顶面112长边的长侧面114。
[0004]所述的电极12概呈C字型，由导电材料构成并间隔地形成于该组件本体11的两个长侧面114并延伸至该基面111与顶面112。
[0005]所述的电阻14由具有预定阻值的导电材料构成并形成于其中任两个彼此相对的电极12的基面111区域上，且相反两侧分别与所述两个相对的电极12接触并电连接。
[0006]上述芯片式排列电阻器I在使用时，是依电路设计，以所述的电极12位于该基面111的部分朝向电路板(图未示出)并焊固于电路板上，而可通过与每一电阻14电连接的两电极12与电路板电连接，进而为电路提供不同的使用阻值。
[0007]就芯片式排列电阻器I的使用方式来说，当芯片式排列电阻器I焊固于电路板后，其实只是自所述的电极12中的其中两个位于基面111的部分与位于所述两个电极12间的电阻14形成其中一个具有对应于该电阻14的电阻范围的电通路，换句话说，所述两个电极12对应于顶面112、长侧面114的结构并未对电通路有电性功效的产生；但就组件结构来说，所述的结构的存在可以提高电极12整体与组件本体11间的面积比，进而提高电极12对组件本体11的附着强度，避免电极12、电阻14自组件本体11脱落而失效的状况发生，也因此，所述的电极12对应于顶面112、长侧面114的结构为不能减化或省略的组件构造。但是，也因为这样对应于顶面112、长侧面114的结构的存在，不但会增加制程成本与结构成本，同时，也会增加芯片式排列电阻器I在例如测试或是使用时，因碰撞到电极12位于顶面112或长侧面114的结构而连动影响电极12、电阻14，而导致组件失效的机率增加，以及较高的温度系数(TCR, Temperature coefficient Resistor)。
[0008]此外，由于电子组件有朝向微小化的趋势，而现有的芯片式排列电阻器I在微缩时，会因为电极12位于长侧面114的结构间距太小而产生短路的问题。
[0009]又，传统上，现有的芯片式排列电阻器I是采用冲压出多数pin孔的方式制造，除了会因为模具中的pin孔很小很脆弱，无法一次冲太多孔，也因为考虑一次冲孔越多组件本体11烧结变形量就越大的关系，组件本体11上可使用的有效面积很小，以0201x2芯片式排列电阻器为例，依目前技术只可达15%。
【发明内容】
[0010]本发明的目的在于提供一种结构简单且电极与组件本体的附着力高而不易脱落、毁损的芯片式排列电阻器。
[0011]此外，本发明的另一目的在于提供一种结构简单且电极与组件本体的附着力高而不易脱落、毁损的芯片式排列电阻器的制造方法。
[0012]本发明一种芯片式排列电阻器，包含一个基板本体、多个凹陷图案、多个接触电极，及多个电阻。
[0013]所述的基板本体由绝缘材料构成并概呈长矩形薄片，具有一个基面、一个相反于该基面的顶面、两个分别连接该基面与顶面短边的短侧面，及两个分别连接该基面与顶面长边的长侧面，该基面包括多个彼此间隔且临靠近两个长边边缘分布的电极印刷部。
[0014]每一个凹陷图案临靠近该基板本体的两个长边边缘且沿一个自该基面向该顶面的方向形成于每一个电极印刷部。
[0015]所述的接触电极由导电材料构成并分别呈膜状，每一个接触电极填覆满每一个凹陷图案地形成于每一个电极印刷部上。
[0016]所述的电阻由具有预定阻值的导电材料构成并呈膜状，每一个电阻形成于其中任两个彼此相对的电极印刷部间的基面区域上，且相反两侧分别与形成在所述两个相对的电极印刷部上的接触电极接触并电连接。
[0017]本发明一种芯片式排列电阻器的目的及解决其技术问题还可采用于下技术措施
进一步实现。
[0018]较佳地，所述的芯片式排列电阻器的所述的凹陷图案分别包括至少一条刻痕。
[0019]较佳地，所述的凹陷图案是以钻石刀切割，及激光切割的其中至少一种方式形成。
[0020]较佳地，所述的芯片式排列电阻器还包含一层用绝缘材料构成并覆盖所述的电阻的绝缘保护层。
[0021]较佳地，所述接触电极分别包括至少一层覆盖于该电极印刷部且位于所述基面与该电阻对应侧间的接触电极增长膜及一层位于所述接触电极增长膜与该电阻对应侧的增厚层。
[0022]再者，本发明一种芯片式排列电阻器的制造方法，包含一个基板本体定义步骤、一个图案形成步骤、一个膜体形成步骤、一个电阻形成步骤、一个薄板切割步骤，及一个接触电极形成步骤。
[0023]该基板本体定义步骤是于一片由绝缘材料构成的薄板以多条彼此呈预定间距且交错分布的折粒线定义出多个呈多组排列的基板本体，其中，每一个基板本体具有一个包括多块彼此间隔且临靠近两条长边边缘分布的电极印刷部的基面，及一个相反于该基面的顶面。
[0024]该图案形成步骤以钻石刀切割，及激光切割其中至少一种方式于该每一个基板本体的基面的电极印刷部形成一个自该基面向该顶面方向凹陷的凹陷图案。
[0025]该膜体形成步骤是用导电材料构成的糊状材料填覆满每一个凹陷图案地定着于每一个电极印刷部而形成多个接触电极增长膜。
[0026]该电阻形成步骤是用具有预定阻值的糊状导电材料定着于所述的电极印刷部间的基面区域上而形成多个电阻，其中，每一个电阻的相反两侧分别与其中两个彼此相对的接触电极增长膜接触并电连接。
[0027]该薄板切割步骤是沿所述的折粒线切割定着形成有所述的接触电极增长膜与所述的电阻的薄板，得到多个芯片式排列电阻器半成品。
[0028]该接触电极形成步骤是自所述的芯片式排列电阻器半成品的多数接触电极增长膜披覆导体材料而增厚成多个接触电极，并得到多个芯片式排列电阻器。
[0029]本发明一种芯片式排列电阻器的制造方法的目的及解决其技术问题还可采用以下技术措施进一步实现。
[0030]较佳地，所述的芯片式排列电阻器的制造方法，于该电阻形成步骤与该薄板切割步骤间还包含一个用绝缘材料形成多层分别盖覆所述的电阻的保护层的保护层形成步骤。
[0031]本发明的有益效果在于:通过所述的凹陷图案增加接触电极与基板本体的附着力，而使结构简化且组件结构不易脱落、毁损，同时，也提供一种完整且制程步骤较以往简化的芯片式排列电阻器的制造方法。
【专利附图】
【附图说明】
[0032]图1是立体图，说明现有的芯片式排列电阻器；
[0033]图2是剖视图，辅助说明图1的现有的芯片式排列电阻器；
[0034]图3是立体图，说明本发明一种芯片式排列电阻器的第一较佳实施例；
[0035]图4是剖视图，辅助说明图3本发明一种芯片式排列电阻器的第一较佳实施例；
[0036]图5是流程图，说明制作本发明一种芯片式排列电阻器的第一较佳实施例的制造方法；
[0037]图6是示意图，说明制作本发明一种芯片式排列电阻器的第一较佳实施例的基板本体定义步骤；
[0038]图7是示意图，说明制作本发明一种芯片式排列电阻器的第一较佳实施例的图案形成步骤；
[0039]图8是示意图，说明制作本发明一种芯片式排列电阻器的第一较佳实施例的膜体形成步骤；
[0040]图9是示意图，说明制作本发明一种芯片式排列电阻器的第一较佳实施例的电阻形成步骤；
[0041]图10是示意图，说明制作本发明一种芯片式排列电阻器的第一较佳实施例的薄板切割步骤；
[0042]图11是示意图，说明制作本发明一种芯片式排列电阻器的第一较佳实施例的接触电极形成步骤；
[0043]图12是剖视图，说明本发明一种芯片式排列电阻器的第二较佳实施例；及
[0044]图13是流程图，说明制作本发明一种芯片式排列电阻器的第二较佳实施例的制
造方法。
【具体实施方式】
[0045]下面结合附图及实施例对本发明进行详细说明。
[0046]参阅图3、图4，本发明一种芯片式排列电阻器2的一个第一较佳实施例包含一个基板本体21、多个凹陷图案22、多个接触电极23，及多个电阻24，而可焊固于例如电路板(图未示出)上，并在使用时依电路设计提供多种使用阻值范围。
[0047]该基板本体21由例如氧化铝等绝缘材料构成并概呈长矩形薄片状，具有一个基面211、一个相反于该基面211的顶面212、两个分别连接该基面211与顶面212短边的短侧面213，及两个分别连接该基面211与顶面212长边的长侧面214，其中，该基面211包括多个彼此间隔且临靠近两个长边边缘分布的电极印刷部215。
[0048]每一个凹陷图案22临靠近该基板本体21的两个长边边缘且沿自该基面211向该顶面212的方向形成于每一个电极印刷部215,在本例与图式中，是以一条以钻石刀切割，及激光切割其中至少一种方式形成的刻痕作说明，而所述形成过程将于后续制程说明中再予以详叙。
[0049]所述的接触电极23是先由导电的糊状材料填覆满每一个凹陷图案22地于该基面211的每一个电极印刷部215形成多个接触电极增长膜232后，再用例如电镀等方式自所述的接触电极增长膜232披覆导电材料增厚形成，用于与外部电路(图未示出)接触并电连接。在本例中，所述的接触电极23是先用厚膜定着方式将含银及钯等金属导电元素所成的导体釉糊填附于每一个凹陷图案22地印刷形成在每一电极印刷部215成一膜体231并烘培定型后，再用相类似的过程于该膜体231上再形成另一膜体231而构成所述的接触电极增长膜232，然后，再用例如电镀等方式自所述的接触电极增长膜232披覆导电材料增厚形成。
[0050]所述的电阻24由具有预定阻值的导电材料构成并形成于其中任两个彼此相对的电极印刷部215的基面211区域上，且相反两侧分别与形成在所述两个相对的电极印刷部215上的接触电极增长膜232接触并电连接。
[0051]上述本发明芯片式排列电阻器2的第一较佳实施例在使用时，是依电路设计，以所述的接触电极23朝向电路板(图未示出)而焊固于电路板上，而可通过与每一电阻24电连接的两个接触电极23与电路板电连接而提供不同的使用阻值范围。特别是，通过每一个形成在电极印刷部215的凹陷图案22，使得每一接触电极23能更强固的与该基板本体21相连接，而可简化如现有的芯片式排列电阻器I的电极12结构，进而节省制程与材料成本，有效提高市场竞争力。
[0052]参阅图5，上述本发明一种芯片式排列电阻器2的第一较佳实施例是以如图5所示的包含一个基板本体定义步骤31、一个图案形成步骤32、一个膜体形成步骤33、一个电阻形成步骤34、一个薄板切割步骤35，及一接触电极形成步骤36的制造方法制作得到。
[0053]参阅图5、图6，首先进行该基板本体定义步骤31，选用一片用例如氧化铝等绝缘材料构成的薄板41，并以多条彼此呈预定间距且交错分布的折粒线42定义出多个呈多组排列的基板本体21，其中，在分割后每一个基板本体21具有一个包括多块彼此间隔且临靠近两长边边缘分布的电极印刷部215的基面211，及一个相反于该基面211的顶面212。在此，是用钻石刀切割，及激光切割其中至少一种方式自该薄板41向下切割出不切穿且具有预定深度的刻痕而形成所述的折粒线42，便于后续制程步骤中沿所述的折粒线42精确地破裂该薄板41而制得多个芯片式排列电阻器2。
[0054]参阅图5、图7，接着进行该图案形成步骤32，以钻石刀切割，及激光切割其中至少一种方式于该每一个基板本体21的基面211的电极印刷部215形成所述的自该基面211向该顶面212方向凹陷的凹陷图案22。
[0055]参阅图5、图8，然后进行该膜体形成步骤33，用导电材料构成的糊状材料填覆满每一个凹陷图案22地定着于每一个电极印刷部215而形成多个接触电极增长膜232 ;更详细的说，本步骤是用厚膜定着方式将含银及钯等金属导电元素所成的导体釉糊填附于每一个凹陷图案22地印刷形成在每一电极印刷部215上而形成一层膜体231并烘培定型后，再用相类似的过程于该膜体231上再形成另一层膜体231而构成所述的接触电极增长膜232。
[0056]参阅图5、图9，接着再进行该电阻形成步骤34，用具有预定阻值的糊状导电材料定着于所述的电极印刷部215间的基面211区域上而形成多个电阻24，其中，每一个电阻24的相反两侧分别与其中两个彼此相对的接触电极增长膜232接触并电连接；在此，是用网版印刷方式将含有例如氧化钌(RuO2)的电阻膏印刷在其中两个彼此相对的接触电极增长膜232间，再经烘培后形成所述的电阻24。
[0057]参阅图5、图10，然后再进行该薄板切割步骤35，沿所述的折粒线42切割定着形成有所述的接触电极增长膜232与所述的电阻24的薄板41，制得多个芯片式排列电阻器半成品43。
[0058]参阅图5、图11，最后进行该接触电极形成步骤36，自所述的芯片式排列电阻器半成品43的多个接触电极增长膜232，以例如电镀方式披覆导体材料而增厚成多个接触电极23，就能制作得到多个芯片式排列电阻器2。所述增厚层除披覆接触电极增长膜232外更披覆电阻24的对应侧上。
[0059]由上述的说明可知，由于毋须制作类似现有的芯片式排列电阻器I的电极12位于长侧面114或顶面112的结构，所以整体制程较为节省且流畅，而可以减少制程成本；更重要的是，借着图案形成步骤32而于该薄板41的多个电极印刷部215上形成多个凹陷图案22，而可供后续该膜体形成步骤33形成所述的接触电极增长膜232，以及该接触电极形成步骤36披覆形成所述的接触电极23时，令所述的接触电极23与该基板本体21彼此的连接强度提高，进而避免在测试或是安装中因碰撞而脱落毁损，甚至连带使得电阻24剥落而导致组件失效。
[0060]参阅图12、图13，本发明一种芯片式排列电阻器2的一个第二较佳实施例是与该第一较佳实施例相似，不同的地方只在于还包含一层由例如玻璃或树脂构成而盖覆所述的电阻24的绝缘保护层25，用以保护所述的电阻24在测试或正式使用中不因碰撞而失效，并辅助保持阻值的稳定；至于，该芯片式排列电阻器2的第二较佳实施例的制造，则是与上述的制造方法相似，不同的地方只在于在该电阻形成步骤34实施后，即实施一个用玻璃或树脂材料盖覆所述的电阻24而形成该层绝缘保护层25的保护层形成步骤37，然后，再进行薄板切割步骤35、接触电极形成步骤36等，而制作得到盖覆有绝缘保护层25的芯片式排列电阻器2 ;另外，盖覆形成该绝缘保护层25后，还可以用激光整饰法(laser trimming)熔解、削除该绝缘保护层25与所述的电阻24的部分结构，以调整每一电阻24的精确实施电阻范围。
[0061]综上所述，现有的芯片式排列电阻器I在结构上必须通过电极12位于顶面112及/或长侧面114的结构提高电极12与组件本体11的附着力，而避免电极12脱落、毁损，但如此一来反而除了容易因碰撞电极12位于顶面112及/或长侧面114的结构而导致组件功能失效外，也增加了制程与组件材料结构成本，此外，由于电子组件有朝向微小化的趋势，而现有的芯片式排列电阻器I在微缩时，会因为电极12位于顶面112及/或是长侧面114的结构间距太小而产生短路的问题。又，传统上，现有的芯片式排列电阻器I是采用冲压出多数pin孔的方式制造，除了会因为模具中的Pin孔很小很脆弱，无法一次冲太多孔，也因为考虑一次冲孔越多组件本体11烧结变形量就越大的关系，组件本体11上可使用的有效面积很小，以0201x2芯片式排列电阻器为例，依目前技术只可达15%。
[0062]而本发明则是提出一种结构简单的芯片式排列电阻器2，通过凹陷图案22而使得接触电极23可紧密地与基板本体21结合不脱落，因而可以简化现有的芯片式排列电阻器I的电极12的结构，大幅降低材料结构成本，同时，更因为组件侧周面无任何电性结构存在，所以在结构上可缩短电流行程，可得到较低的温度系数(TCR)，并同时在置件时不会因撞击到电性结构而造成电阻组件功能失效，大幅提高使用上的便利性与成功率。
[0063]此外，本发明也同时提出完整的芯片式排列电阻器的制造方法，而以简化且流畅的制程制作并量产出所述的芯片式排列电阻器2，不但因工序减少而可达到制法简单成本低，且主要采用钻石刀切割方式加工以成型，及/或使用激光划线(laser scribing)方式加工以成型，而未采用冲压出多数Pin孔的方式制作，因此无基板本体21烧结变形量较大的问题，所以大幅提闻基板本体21的有效运用面积比率达80%以上。
【权利要求】
1.一种芯片式排列电阻器，包含一个由绝缘材料构成并概呈长矩形薄片的基板本体、多个由导电材料构成并分别呈膜状的接触电极，及多个分别由具有预定阻值的导电材料构成并呈膜状的电阻，所述的基板本体具有一个基面、一个相反于该基面的顶面、两个分别连接该基面与顶面短边的短侧面，及两个分别连接该基面与顶面长边的长侧面；其特征在于: 所述的基面包括多个彼此间隔且临靠近两个长边边缘分布的电极印刷部，所述的芯片式排列电阻器还包含多个凹陷图案，每一个凹陷图案临靠近该基板本体的两个长边边缘且沿一个自该基面向该顶面的方向形成于每一个电极印刷部，每一个接触电极填覆满每一个凹陷图案地形成于每一个电极印刷部上，每一个电阻形成于其中任两个彼此相对的电极印刷部间的基面区域上，且相反两侧分别与形成在所述两个相对的电极印刷部上的接触电极接触并电连接。
2.根据权利要求1所述的芯片式排列电阻器，其特征在于:所述的凹陷图案分别包括至少一条刻痕。
3.根据权利要求2所述的芯片式排列电阻器，其特征在于:所述的凹陷图案是以钻石刀切割，及激光切割的其中至少一种方式形成。
4.根据权利要求3所述的芯片式排列电阻器，其特征在于:所述的芯片式排列电阻器还包含一层盖覆所述的电阻的绝缘保护层。
5.根据权利要求3或4所述的芯片式排列电阻器，其特征在于:所述接触电极分别包括至少一层覆盖于该电极印刷部且位于所述基面与该电阻对应侧间的接触电极增长膜及一层位于所述接触电极增长膜与该电阻对应侧的增厚层。
6.—种芯片式排列电阻器的制造方法；其特征在于: 所述的芯片式排列电阻器的制造方法包含: 一个基板本体定义步骤，于一片由绝缘材料构成的薄板以多条彼此呈预定间距且交错分布的折粒线定义出多个呈多组排列的基板本体，其中，每一个基板本体具有一个包括多块彼此间隔且临靠近两条长边边缘分布的电极印刷部的基面，及一个相反于该基面的顶面； 一个图案形成步骤，以钻石刀切割，及激光切割其中至少一种方式于所述的基板本体的基面的电极印刷部形成一个自该基面向该顶面方向凹陷的凹陷图案； 一个膜体形成步骤，用导电材料构成的糊状材料填覆满每一个凹陷图案地定着于每一个电极印刷部而形成多个接触电极增长膜； 一个电阻形成步骤，用具有预定阻值的糊状导电材料定着于所述的电极印刷部间的基面区域上而形成多个电阻，其中，每一个电阻的相反两侧分别与其中两个彼此相对的接触电极增长膜接触并电连接； 一个薄板切割步骤，沿所述的折粒线切割定着形成有所述的接触电极增长膜与所述的电阻的薄板，得到多个芯片式排列电阻器半成品；及 一个接触电极形成步骤，自所述的芯片式排列电阻器半成品的多个接触电极增长膜披覆导体材料而增厚成多个接触电极，并得到多个芯片式排列电阻器。
7.根据权利要求6所述的芯片式排列电阻器的制造方法，其特征在于:于所述的电阻形成步骤与薄板切割步骤间还包含一个用绝缘材料形成多层分别盖覆所述的电阻的绝缘保护层的保护层形成步 骤。
【文档编号】H01C17/065GK103632778SQ201210424176
【公开日】2014年3月12日 申请日期:2012年10月30日 优先权日:2012年8月24日
【发明者】王万平 申请人:旺诠股份有限公司