专利名称：具有电熔丝的集成电路及其形成方法
技术领域：
本公开总体上涉及半导体器件，更具体地，涉及具有电熔丝的集成电路及其形成方法。
背景技术：
已经在半导体工业中提供并使用各种一次性可编程(OTP)器件。例如，OTP器件可以为掩模只读存储器(掩模ROM)、电可编程ROM (EPROM)等。电熔丝OTP器件使用连接至编程晶体管的熔丝元件。通过在具有多种潜在应用的集成电路内选择性地吹制熔丝，可以经济地制造普通的集成电路设计并适用于各种消费者应用。电熔丝结合到集成电路的设计中，并且例如通过流过足够量的电流来引起熔化或凝聚来选择性地吹制电熔丝，从而制作出更加有抵抗力的路径或开路。选择性地吹制熔丝的工艺被称为“编程”。
发明内容
为解决上述问题，本发明提供了一种形成集成电路的方法，该方法包括:在衬底的上方形成至少一个晶体管，其中，形成至少一个晶体管包括:在衬底的上方形成栅极电介质结构；在栅极电介质结构的上方形成功函金属层；在功函金属层的上方形成导电层；以及形成与栅极电介质结构的每个侧壁相邻设置的源极/漏极(S/D)区域；以及在衬底的上方形成至少一个电熔丝，其中，形成至少一个电熔丝包括:在衬底的上方形成第一半导体层；以及在第一半导体层上形成第一娃化物层。其中，形成至少一个晶体管进一步包括:在栅极电介质结构和功函金属层之间形成扩散势垒，其中，在形成第一硅化物层之前形成扩散势垒，以及在形成第一硅化物层之后形成功函金属层。其中，形成功函金属层和形成导电层包括:在形成硅化物层之前，在扩散势垒的上方形成第二半导体层；在第二半导体层上形成第二硅化物层；形成覆盖第一硅化物层并露出第二硅化物层的盖体层；去除第二硅化物层和第二半导体层，以形成由去除的第二硅化物层和第二半导体层所留下的第一开口 ；以及在第一开口中顺序地形成功函金属层和导电层。其中，在衬底的上方形成第一半导体层以及在扩散势垒的上方形成第二半导体层包括:在衬底的上方形成扩散势垒材料；去除扩散势垒材料的一部分，以在剩余的扩散势垒材料中形成第二开口 ；在剩余的扩散势垒材料上形成半导体材料；以及去除半导体材料和剩余的扩散势垒材料的部分，使得第一半导体层形成在衬底的上方，以及第二半导体层形成在扩散势垒的上方。其中，形成至少一个晶体管进一步包括:在栅极电介质结构和功函金属层之间形成扩散势垒，其中，在形成第一硅化物层之后形成扩散势垒。其中，在功函金属层的周围形成扩散势垒。
其中，形成扩散势垒、形成功函金属层以及形成导电层包括:在形成硅化物层之前，在栅极电介质结构的上方形成第二半导体层；在第二半导体层上形成第二硅化物层；形成覆盖第一硅化物层并露出第二硅化物层的盖体层；去除第二硅化物层和第二半导体层以形成去除的第二硅化物层和第二半导体层所留下的第一开口 ；以及在第一开口中顺序地形成扩散势垒、功函金属层和导电层。
其中，形成至少一个晶体管进一步包括:在栅极电介质结构和功函金属层之间形成扩散势垒，其中，在形成第一硅化物层之前形成扩散势垒和功函金属层。
该方法进一步包括:在导电层上形成第二半导体材料。
其中，在衬底的上方形成第一半导体层和在导电层上形成第二半导体材料包括:在衬底的上方形成栅极电介质结构；在栅极电介质结构的上方形成扩散势垒材料；在扩散势垒材料的上方形成功函金属材料；在功函金属材料的上方形成导电材料；去除扩散势垒材料、功函金属材料和导电材料的部分，以在剩余的扩散势垒材料、剩余的功函金属材料和剩余的导电材料中形成开口 ；在剩余的导电材料上形成半导体材料并填充到开口中；以及去除半导体材料、剩余的扩散势垒材料、剩余的功函金属材料和剩余的导电材料的部分，使得第一半导体层形成在衬底的上方，以及第二半导体层形成在导电层上。
此外，本发明还提供了一种形成集成电路的方法，该方法包括:在衬底上方的晶体管区域中形成第一半导体层以及在衬底上方的熔丝区域中形成第二半导体层；在第一半导体层上形成第一娃化物层以及在第二半导体层上形成第二娃化物层；在第一半导体层和第二半导体层的周围形成介电层，露出第一硅化物层和第二硅化物层；形成覆盖第二硅化物层并露出第一娃化物层的盖体层；去除第一娃化物层和第一半导体层，以形成由去除的第一硅化物层和去除的第一半导体层所留下的第一开口 ；以及在第一开口中顺序形成功函金属层和导电层。
该方法进一步包括:在衬底和功函金属层之间形成扩散势垒，其中，在形成第一硅化物层之前形成扩散势垒，以及在形成第一硅化物层之后形成功函金属层。
其中，在衬底的上方形成第一半导体层以及在扩散势垒的上方形成第二半导体层包括:在衬底的上方形成扩散势垒材料；去除扩散势垒材料的一部分，以在剩余的扩散势垒材料中形成第二开口 ；在剩余的扩散势垒材料上形成半导体材料；以及去除半导体材料和剩余的扩散势垒材料的部分，使得第一半导体层形成在衬底的上方，以及第二半导体层形成在扩散势垒的上方。
该方法进一步包括:在衬底和功函金属层之间形成扩散势垒，其中，在形成第一硅化物层之后形成扩散势垒。
其中，在功函金属层的周围形成扩散势垒。
此外，本发明提供了一种集成电路，包括:至少一个晶体管和至少一个电熔丝，设置在衬底的上方，其中，至少一个晶体管包括:栅极电介质结构，设置在衬底的上方；功函金属层，设置在栅极电介质结构的上方；导电层，设置在功函金属层的上方；以及源极/漏极(S/D)区域，与栅极电介质结构的每个侧壁相邻设置；以及其中，至少一个电熔丝包括:第一半导体层，位于衬底的上方；以及第一硅化物层，位于第一半导体层上。
该集成电路进一步包括:扩散势垒，设置在栅极电介质结构和功函金属层之间。
其中，在功函金属层的周围连续地延伸扩散势垒。
其中，导电层的顶面基本上与第一硅化物层的顶面平齐。该集成电路进一步包括:第二半导体层，设置在导电层的上方；以及第二硅化物层，设置在第二半导体层的上方，其中，第二硅化物层的顶面基本上与第一硅化物层的顶面平齐。
当阅读附图时，根据以下详细描述更好地理解本公开的一个或多个方面。应该强调的是，根据工业的标准实践，各种部件没有按比例绘制。实际上，为了讨论的清楚，可以任意增加或减小各种部件的尺寸。图1A是形成集成电路的示例性方法的流程图。图1B是示例性集成电路的示意性顶视图。图2A至图2M是在各种后栅极(gate last)高介电常数(高K)金属栅极制造阶段期间的集成电路的示意性截面图。图3A至图3H是其他后栅极高K金属栅极制造阶段期间的集成电路的示意性截面图。图4A至图4G是各种先栅极(gate first)高K金属栅极制造阶段期间的集成电路的示意性截面图。
具体实施例方式在集成电路演进的过程中，功能密度(即，每芯片面积互连器件的数量)通常增加，同时几何大小(即，可使用制造工艺制作的最小部件(或线))减小。这种缩小工艺通常通过增加生产效率和降低相关成本来提供优点。这种缩小还产生相对较大的功率耗散值,其可以通过使用诸如互补金属氧化物半导体(CMOS)器件的低功率耗散器件来解决。在缩小趋势期间，针对CMOS器件的栅电极和栅极电介质实施各种材料。例如，高介电常数栅极电介质常数和金属栅极(HK/MG)被用于增强CMOS器件的电性能。 在后栅极HK/MG工艺期间，通过金属材料替换CMOS器件和电熔丝的虚拟多晶硅栅电极。CMOS器件的金属材料被设计为在CMOS器件的电操作期间使电子迁移(EM)最小。申请人发现，金属材料的高EM可靠性使得编程电熔丝变得困难。应该理解，以下公开提供了用于实施各种实施例的不同特征的许多不同的实施例或实例。以下描述部件和配置的具体实例以简化本公开。当然，这些仅仅是实例而不用于限制。此外，本公开可以在各个实例中重复参考标号和/或字母。这种重复是为了简化和清楚的目的，它们本身并不用于表示所讨论的各个实施例和/或结构之间的关系。此外，以下第一部件形成在第二部件上方的描述可以包括第一和第二部件被形成为直接接触的实施例，并且还可以包括可以形成附加部件夹置在第一和第二部件之间使得第一和第二部件没有直接接触的实施例。此外，空间相对术语，例如“下部”、“上部”、“水平”、“垂直”、“之上”、“之下”、“上”、“下”、“顶部”、“底部”等以及其派生词(例如，“水平地”、“向下地”、“向上地”等)用于方便本公开中一个部件与另一部件的关系。空间相对术语用于覆盖包括部件的器件的不同定向。图1A是形成集成电路的示例性方法的流程图。集成电路包括CMOS器件和至少一个一次性可编程(OTP)器件。在一些实施例中，集成电路可包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、金属氧化物半导体场效应晶体管(MOSFET)、互补MOS(CMOS)晶体管、双极结晶体管(BJT)、横向扩散MOS (LDMOS)晶体管、高功率MOS晶体管、FinFET晶体管、或其他类型的晶体管。在一些实施例中，集成电路包括混合信号电路、射频(RF)电路、其他高速电路、或者它们的任何组合。
现在，参照图1A，一种形成集成电路的方法包括在衬底的上方形成至少一个晶体管(块110)。块110包括:在衬底的上方形成栅极电介质结构；在栅极电介质结构的上方形成功函金属层；在功函金属层的上方形成导电层；以及将源极/漏极(S/D)区域形成为与栅极电介质结构的每个侧壁相邻。该方法还包括在衬底的上方形成至少一个电熔丝(块120)。块120包括在衬底的上方形成第一半导体层以及在第一半导体层上形成第一娃化物层。
应该理解，简化图1A以更好地理解本公开的概念。因此，应该注意，可以在图1A的方法之前、期间和/或之后提供附加工艺，并且在本文可以简化描述一些其他工艺。应注意，尽管图1A示出了块110和120的顺序，但图1A所示的顺序仅仅是示例性的。在一些实施例中，对于形成晶体管和电熔丝的部分共享至少一个工艺步骤。
图1B是示例性集成电路的示意性顶视图。在图1B中，集成电路200包括设置在晶体管区域213中的晶体管213a和设置在电熔丝区域215中的电熔丝215a。晶体管213a包括设置在衬底201的有源区域203上方的栅电极205。电熔丝215a设置在有源区域203周围设置的隔离区域(未标出)的上方。用于编程，电熔丝215a经受电流以引起熔化或凝聚，从而创建更加耐用的路径或开路。应注意，表示图1B所示有源区域203和栅电极205的层仅仅是示例性的。在一些实施例中，晶体管213a和电熔丝215a包括其他层，例如接触层、金属路由层等。
图2A至图2M是沿着图1B的剖面线C-C截取的各种后栅极高K金属栅极制造阶段期间的集成电路的示意性截面图。应该理解，简化了图2A至图2M以更好地理解本公开的概念。因此，应该注意，可以在图2A至图2M之前、期间和/或之后通过附加工艺，并且可以仅在本文简要描述一些其他工艺。
现在，参照图2A至图2M，在衬底201的上方制造集成电路200。衬底201可以为掺杂诸如硼的P型掺杂物的硅衬底(P型衬底)。可选地，衬底201可以为另一适当的半导体材料。例如，衬底201可以为掺杂诸如磷或砷的N型掺杂物的硅衬底(N型衬底)。衬底201可以可选地由以下一些其他材料制造:适当的基本半导体，诸如金刚石或锗；适当的化合物半导体，诸如碳化硅、硅锗、砷化铟、或磷化铟；或者适当的合金半导体，诸如碳化硅锗、磷化镓砷、或磷化镓铟。此外，衬底201可以包括外延层Gpi层)，可以发生应变来用于性能增强，以及可以包括绝缘体上硅(SOI)结构。
参照图2A，在衬底201中形成隔离结构，例如浅沟槽隔离(STI)部件210。在一些实施例中，STI部件210通过在衬底201中蚀刻凹陷(或沟槽)以及用电介质材料填充凹陷来形成。在一些实施例中，STI部件210的电介质材料包括氧化硅。在一些可选实施例中，STI部件210的电介质材料包括氮化娃、氮氧化娃、掺杂氟的娃酸盐玻璃(FSG)、低介电常数(低k)电介质材料、其他电介质材料、和/或任何它们的组合。
再次参照图2A，栅极电介质堆叠220形成在衬底201的上方。在一些实施例中，栅极电介质堆叠220包括至少一个界面介电层和/或至少一个高介电常数(高k)层。界面介电层可包括诸如氧化硅、氮化硅、氮氧化硅、其他栅极电介质材料、和/或它们的组合的材料。高k介电层的材料的介电常数可大于SiO2的介电常数(其大约为4)。高k栅极介电层可具有大于界面介电层的厚度。在一些实施例中，高k栅极介电层可包括A1203、HfO,HfO2, ZrO, ZrO2, ZrSiO, Y0、Y2O3> LaO、La2O5' GdO, Gd2O5' TiO、TiO2, TiSiO、TaO, Ta205、TaSiO、HfErO, HfLaO, HfYO, HfGdO, HfAlO、HfZrO, HfTiO, HfTaO, HfSiO、SrTiO, ZrSiON、HfZrTiO,HfZrSi0N、HfZrLa0、HfZrA10、或它们的组合中的至少一种。在一些实施例中，界面介电层和/或高k栅极介电层可以通过例如化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、热氧化工艺、熔炉工艺、其他沉积工艺、或任何它们的组合来形成。参照图2B，至少一个扩散势垒材料230被任选地形成在栅极电介质堆叠220的上方。扩散势垒材料230被配置为防止功函金属材料240(以下在图2M中进行描述)的金属离子扩散到栅极电介质堆叠220中。扩散势垒材料230可包括至少一种材料，诸如氧化铝、铝、氮化铝、钛、氮化钛(TiN)、钽、氮化钽、其他适当材料、和/或它们的组合。在一些实施例中，扩散势垒材料230通过例如任何适当的工艺来形成，诸如ALD工艺、CVD工艺、物理气相沉积(PVD)工艺、减压CVD(RPCVD)工艺、等离子体增强CVD(PECVD)工艺、金属有机CVD (MOCVD)工艺、喷镀工艺、溅射工艺、或任何它们的组合。参照图2C，掩模层245被任选地形成在扩散势垒材料230的上方。掩模层245覆盖晶体管区域213并具有露出电熔丝区域215中的扩散势垒材料230的至少一部分的开口245a。在一些实施例中，掩模层245可以由例如光刻胶材料和/或电介质材料制成，例如氧化硅、氮氧化硅、氮化硅、碳化硅、其他电介质材料、或它们的任何组合。参照图2D，蚀刻工艺246将掩模层245用作蚀刻掩模以去除露出的扩散势垒材料230(在图2C中示出)，露出栅极电介质堆叠220的一部分。在一些实施例中，蚀刻工艺246包括干蚀刻工艺、湿蚀刻工艺、和/或任何它们的组合。在去除掩模层245之后，如图2E所示露出剩余的扩散势垒材料230a。在一些实施例中，蚀刻工艺246任选地去除栅极电介质堆叠220的一部分，使得露出了 STI部件210的一部分。由于电熔丝被设计为形成在电熔丝区域215中，所以半导体材料250 (以下在图2F中描述)可以直接接触STI部件210。参照图2F，半导体材料250被设置在剩余的扩散势垒材料230a和栅极电介质堆叠220的露出部分的上方。在一些实施例中，例如,半导体材料250由娃、多晶娃、非晶娃、晶体硅、或任何它们的组合制成。半导体材料250可以通过化学气相沉积(CVD)或任何适当技术来形成。在一些实施例中，半导体材料250可以被掺杂，例如，原位掺杂或未掺杂。参照图2G，执行图样化工艺以对半导体材料250、剩余的扩散势垒材料230a和栅极电介质堆叠220 (在图2F中示出)进行图样化。通过图样化工艺，栅极电介质结构220a和220b形成在衬底201的上方，它们分别设置在晶体管区域213和电熔丝区域215中。扩散势垒230b形成在栅极电介质结构220a的上方。半导体层250a形成在扩散势垒230b的上方。形成半导体层250b并使其直接接触栅极电介质结构220b。参照图2H，执行至少一个注入工艺255以在衬底201中注入掺杂物，从而形成与栅极电介质结构220a的每个侧壁相邻的源极/漏极(S/D)区域270。在一些实施例中，注入工艺255包括轻掺杂漏极(LDD)注入和/或重掺杂S/D注入。在一些实施例中，执行热工艺和/或快速热工艺(RTP)以激活S/D区域270中的掺杂物。
在形成LDD区域在一些实施例中，注入工艺255包括在与栅极电介质结构220a的每一侧相邻的衬底201的部分中形成LDD区域(未示出)的轻掺杂漏极注入。可以通过离子注入工艺和/或扩散工艺形成LDD区域。诸如磷或砷的N型掺杂物可以用于形成NMOS器件，以及诸如硼的P型掺杂物可用于形成PMOS器件。
在形成LDD区域之后，隔离件265和267分别形成在硅层250a和250b的侧壁上。隔离件265和267通过使用沉积工艺和蚀刻工艺(例如，各向异性蚀刻工艺)来形成。隔离件265和267包括适当的电介质材料，诸如氮化硅、氧化硅、碳化硅、氮氧化硅、或它们的组合。此后，执行重掺杂S/D注入，以掺杂S/D区域270。诸如磷或砷的N型掺杂物可用于形成NMOS器件，以及诸如硼的P型掺杂物可用于形成PMOS器件。
在一些实施例中，注入工艺255同时掺杂S/D区域270以及半导体层250b。在其他实施例中，掺杂S/D区域270和半导体层250b是独立的。例如，如上面参照图2F所描述的，半导体层250b被原位掺杂。在其他实施例中，在执行注入工艺255的同时半导体层250b的顶面被掩模层(未示出)覆盖，使得注入工艺255不掺杂半导体层250b。
一些实施例中，集成电路200在每个S/D区域270中都可以包括至少一个应激物(未标出)。可以在LDD形成之后以及在重掺杂S/D注入之前形成应激物。应激物被配置为提供晶体管的沟道(未标出)。应变沟道可以修改其中载流子的迁移率，以改变晶体管的电性能(例如，电流)。在一些实施例中，每个S/D区域270中的应激物被称为凸起S/D区域。在一些实施例中，应激物通过外延工艺、RPCVD工艺、分子束外延(MBE)工艺、CVD工艺、MOCVD工艺、ALD工艺、多层外延工艺、或任何它们的组合来形成。
在形成P型晶体管的一些实施例中，应激物包括单个SiGe或SixGei_x层、多层SiGe或SixGeh结构、外延结构、化合物材料结构、可以修改晶体管的载流子迁移率的其他材料、或任何它们的组合。在形成N型晶体管的其他实施例中，应激物包括单个SiC或SixCh层、多层SiC或SixCh结构、外延结构、化合物材料结构、可以修改晶体管的载流子迁移率的其他材料、或任何它们的组合。
参照图21，硅化物层268a_268b和269a_269b形成在对应的半导体层250a、半导体层250b、和S/D区域270上。在一些实施例中，硅化物层268a-268b和269a_269b包括至少一种材料，诸如硅化镍(NiSi)、硅化镍-钼(NiPtSi)、硅化镍-钼-锗(NiPtGeSi)、硅化镍-锗(NiGeSi)、硅化镱(YbSi)、硅化钼(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)、其他适当材料或任何它们的组合。
注意，硅化物层268a形成在半导体层250a上是任选的。在一些实施例中，通过用于在S/D区域270上形成硅化物层269a-269b的工艺执行硅化物层268a在半导体层250a上的形成。在其他实施例中，硅化物层268a不形成在半导体层250a的顶面上。例如，利用介电层(例如，氮化物层)覆盖半导体层250a的顶面，同时执行硅化工艺。
参照图2J，至少一个介电层(例如，介电层275)形成在衬底201的上方以及隔离件265和267的周围。在一些实施例中，介电层275包括至少一种材料，诸如掺杂磷的硅酸盐玻璃(PSG)、掺杂硼的硅酸盐玻璃(BSG)、掺杂硼磷的硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)、氧化硅、氮化硅、氮氧化硅、低k电介质材料、其他电介质材料、和/或任何它们的组合。在一些实施例中，硅化物层268a和268b的顶面基本上与介电层275的顶面平齐。
参照图2K，形成掩模层278 (例如，氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅、其他电介质材料、和/或任何它们的组合)，覆盖硅化物层268b的顶面。掩模层278被配置为防止硅化物层268b被去除，而硅化物层268a和半导体层250a稍后被去除。参照图2L，去除工艺279去除硅化物层268a和半导体层250a。如图2L所示，去除的硅化物层268a和半导体层250a留下开口 277。例如，去除工艺279包括湿蚀刻工艺、干蚀刻工艺、和/或任何它们的组合。在一些实施例中，半导体层250a被称为虚拟栅电极，其在后栅极高k/金属栅极工艺期间被去除。参照图2M，功函金属层240形成在开口 277(在图21中示出)中以及扩散势垒230b之上。在一些实施例中，功函金属层240包括至少一个P型功函金属材料和/或至少一个N型功函金属材料。在一些实施例中，P型功函金属层包括诸如钌、钯、钼、钴、镍的合成物和导电金属氧化物、和/或其他适当的材料。N型金属材料包括诸如铪、锆、钛、钽、铝的合成物、金属碳化物(例如，碳化铪、碳化锆、碳化钛、碳化铝)、铝化物、和/或其他适当材料。在一些实施例中，例如，通过任何适当的工艺形成功函金属层240，诸如ALD工艺、CVD工艺、RPCVD工艺、PECVD工艺、MOCVD工艺、或任何它们的组合。再次参照图2M，导电层280形成在开口 277(在图2L中示出)中并且被功函金属层240环绕。导电层280的顶面基本上与硅化物层268a的顶面平齐。如图所示，晶体管213a和电熔丝215a的电阻器结构形成在衬底201的上方。在一些实施例中，导电层280由至少一种材料制成，诸如铝、铜、T1、TiN、TaN, Ta、TaC、TaSiN、W、WN、MoN、MoON、RuO2、和 / 或其他适当材料。在一些实施例中，导电层280通过任何适当工艺形成，诸如ALD工艺、CVD工艺、物理气相沉积(PVD)工艺、RPCVD工艺、PECVD工艺、MOCVD工艺、喷镀工艺、溅射工艺、或任何它们的组合。如图2M所示，晶体管213a具有用于电连接的导电层280。在晶体管213a的操作期间，导电层280具有预期的电迁移可靠性。不同于晶体管213a，电熔丝215a具有半导体层250b和硅化物层268b。为了编程电熔丝215a，电流流过电熔丝215a并吹制电熔丝215a。因此，通过不同的材料形成晶体管213a和电熔丝215a。上面结合图2A至图2M描述的后栅极HK/MG工艺提供了形成用于晶体管213a的栅极和电熔丝215a的不同材料。再次参照图2M，扩散势垒230b形成在栅极电介质结构220a和功函金属层240之间。功函金属层240的形成在硅化物层268b的形成之后。如图21所示，扩散势垒230b的形成在硅化物层268b的形成之前。不参照形成硅化物层268b的热循环，功函金属层240保持其预期的功函并且基本上不与扩散势垒230b相互作用。注意，上面参照图2A至图2M描述的工艺和/或结构仅仅是示例性的。本申请的范围不限于此。例如，如参照图2D所描述的，蚀刻工艺246任选地去除扩散势垒材料230和栅极电介质堆叠220的部分，使得露出STI部件210的一部分。至少在该实施例中，图2M中形成的半导体层250b直接与STI部件210接触。应该理解，可以执行附加工艺以完成集成电路200的制造。例如，这些附加工艺可以包括在导电层280和硅化物层268b的上方形成电介质材料、接触或通孔插塞、金属区域、和/或金属线(未示出)用于互连。介电层可包括诸如氧化硅、氮化硅、氮氧化硅、低k电介质材料、超低k电介质材料、或任何它们的组合的材料。接触/通孔插塞、金属区域、和/或金属线可以包括诸如钨、铝、铜、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、其他适当的导电材料、和/或它们的组合的材料。接触/通孔插塞、金属区域、和/或金属线可以通过任何适当的工艺来形成，诸如沉积、光刻、化学机械抛光(CMP)工艺、和蚀刻工艺、和/或它们的组合。为了简化，本文没有描述这些附加工艺。图3A至图3H是沿着图1B的剖面线C-C的另一后栅极高k金属栅极制造阶段期间的集成电路的示意性截面图。图3A至图3H中与图2A至图2M相同或类似的项通过相同的参考标号增加100来表示。应该理解，简化了图3A至图3H以更好地理解本公开的概念。因此，应该注意，可以在图3A至图3H之前、期间和/或之后提供附加工艺，并且可以仅在本文简要描述一些其他工艺。现在，参照图3A，在衬底301的上方制造集成电路300。集成电路300包括晶体管区域313和电熔丝区域315。集成电路300包括形成在衬底301中的隔离结构(例如，浅沟槽隔离(STI)部件310)。栅极电介质堆叠320形成在衬底301的上方。参照图3B，半导体材料350形成在栅极电介质堆叠320的上方。在一些实施例中，半导体材料350从晶体管区域313连续延伸到电熔丝区域315。在一些实施例中，半导体材料350未掺杂或掺杂有N型或P型掺杂物。参照图3C，执行图样化工艺以对半导体材料350和栅极电介质堆叠320 (在图3B中示出)进行图样化。通过图样化工艺，栅极电介质结构320a和320b分别形成在晶体管区域313和电熔丝区域315中的衬底310上方。半导体层350a和350b分别形成在栅极电介质结构320a和320b的上方。参照图3D，执行至少一个注入工艺355以在衬底301中注入掺杂物，从而形成与栅极电介质结构320a的每个侧壁相邻的源极/漏极(S/D)区域370。隔离件365和367分别形成在半导体层350a和350b的侧壁上。注意，形成S/D区域370的工艺任选地包括形成上面结合图2H描述的LDD区域、重掺杂S/D区域、和/或应激物的工艺。参照图3E，硅化物层368a_368b和369a_369b形成在对应的半导体层350a、半导体层350b、和S/D区域370上。在一些实施例中，在半导体层350a上形成硅化物层368a是任选的。在一些实施例中，通过用于在S/D区域370上形成硅化物层369a-369b的工艺执行硅化物层368a在半导体层350a上的形成。在其他实施例中，硅化物层368a不形成在半导体层350a的顶面上。例如，利用介电层(例如，氮化物层)覆盖半导体层350a的顶面，同时执行娃化工艺。参照图3F，至少一个介电层(例如，介电层375)形成在衬底301的上方以及隔离件365和367的周围。在一些实施例中，硅化物层368a和368b的顶面基本上与介电层375的顶面平齐。参照图3G，形成掩模层378(例如，氧化硅、氮化硅、氮氧化硅、其他电介质材料、和/或任何它们的组合)，覆盖硅化物层368b的顶面。去除工艺379去除硅化物层368a和半导体层350a(在图3F中示出)。例如，去除工艺379包括湿蚀刻工艺、干蚀刻工艺、和/或任何它们的组合。掩模层378被配置为防止硅化物层368b和半导体层350b被去除，而去除工艺379去除硅化物层368a和半导体层350a。在去除硅化物层368a和半导体层350a之后，如图3G所示形成开口 377。参照图3H，扩散势垒330b、功函金属层340和导电层380顺序沉积在开口 377中。扩散势垒330b形成在栅极电介质结构320a的上方并沿着隔离件365的侧壁。扩散势垒330b形成在功函金属层340的周围。功函金属层340被形成为环绕导电层380。如图3H所示，扩散势垒330b形成在栅极电介质结构320a和功函金属层340之间。在形成硅化物层368之后执行扩散势垒330b的形成。不参照形成硅化物层368b的热循环，功函金属层340保持其预期的功函并且基本上不与扩散势垒330b相互作用。
图4A至图4G是沿着剖面线C-C的各种先栅极高k金属栅极制造阶段期间的集成电路的示意性截面图。应该理解，简化了图4A至图4G以更好地理解本公开的概念。因此，应该注意，可以在图4A至图4G之前、期间、和/或之后提供附加工艺，并且可以仅在本文简要描述一些其他工艺。
现在，参照图4A至图4G，在衬底401的上方制造集成电路400。图4A至图4G中与图2A至图2M相同或类似的项通过相同的参考标号增加200来表示。集成电路400包括晶体管区域413和电熔丝区域415。在图4A中，在衬底401中形成隔离结构(例如，浅沟槽隔离(STI)部件410)。
再次参照图4A，在衬底401的上方顺序形成栅极电介质堆叠420、扩散势垒材料430、功函金属材料440和金属层443。在一些实施例中，金属层443由至少一种材料制成，诸如氧化铝、铝、氮化铝、钨、钛、氮化钛(TiN)、钽、氮化钽、其他适当材料、和/或它们的组八口 ο
参照图4B,掩模层445形成在金属层443的上方。蚀刻工艺446将掩模层445用作蚀刻掩模以去除金属层443、功函金属材料440和扩散势垒材料430的部分，露出栅极电介质堆叠420的一部分。在一些实施例中，蚀刻工艺446使用干蚀刻工艺、湿蚀刻工艺、和/或任何它们的组合。在去除掩模层445之后，如图4C所示露出剩余的金属层443a。在一些实施例中，蚀刻工艺446任选地去除栅极电介质堆叠420的一部分，使得露出了 STI部件410的一部分。
参照图4D，半导体材料450形成在剩余的金属层443a和露出的栅极电介质堆叠420的上方。在一些实施例中，半导体材料450从晶体管区域413连续地延伸到电熔丝区域415中。在其他实施例中，半导体材料450可以是未掺杂的，也可以是已掺杂的。
参照图4E，执行图样化工艺以对半导体材料450、剩余的金属层443a、剩余的功函金属材料440a、剩余的扩散势垒材料430a和栅极电介质堆叠420(在图4D中示出)进行图样化。通过图样化工艺，栅极电介质结构420a和420b分别形成在晶体管区域413和电熔丝区域415中的衬底401的上方。扩散势垒430b形成在栅极电介质结构420a的上方。功函金属层440b形成在扩散势垒430b的上方。金属层443b形成在功函金属层440b的上方。半导体层450a和450b分别形成在金属层443b和栅极电介质结构420b的上方。
参照图4F，执行至少一个注入工艺455以在衬底401中注入掺杂物，从而形成与栅极电介质结构420a的每个侧壁相邻的源极/漏极(S/D)区域470。在一些实施例中，在注入工艺455期间，同时掺杂半导体层450b。隔离件465和467分别设置在半导体层450a和450b的侧壁上。注意，形成S/D区域470的工艺任选地包括形成上面参照图2H描述的LDD区域、重掺杂区域、和/或应激物的工艺。
参照图4G，硅化物层468a_468b和469a_469b形成在对应的半导体层450a、半导体层450b、和S/D区域470上。在先栅极HK/MG工艺中，金属层443被配置为提供晶体管的栅电极的电连接。与硅化物层468a相比，金属层443具有低阻抗，使得实体电流在晶体管413a的操作期间流过金属层443。对硅化物层468a不发生电子迁移。
在本申请的至少一个实施例中，一种形成集成电路的方法包括在衬底的上方形成至少一个晶体管。形成至少一个晶体管包括在衬底的上方形成栅极电介质结构。功函金属层形成在栅极电介质结构的上方。导电层形成在功函金属层的上方。源极/漏极(S/D)区域被形成为与栅极电介质结构的每个侧壁相邻。至少一个电熔丝形成在衬底的上方。形成至少一个电熔丝包括在衬底的上方形成第一半导体层。第一硅化物层形成在第一半导体层上。
在本申请的至少另一实施例中，一种集成电路包括至少一个晶体管和至少一个电熔丝，设置在衬底上方。至少一个晶体管包括设置在衬底上方的栅极电介质结构。功函金属层设置在栅极电介质结构的上方。导电层设置在功函金属层的上方。源极/漏极(S/D)区域被设置为与栅极电介质结构的每个侧壁相邻。至少一个电熔丝包括设置在衬底上方的第一半导体层和设置在第一半导体层上的第一硅化物层。
前面概述了多个实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该意识到，他们可以容易地将本公开用作用于设计或修改用于执行与本文引入实施例相同的目的和/或实现相同优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效构造不背离本公开的精神和范围，并且他们可以进行各种改变、替换和修改而不背离本公开的精神和范围。
权利要求
1.一种形成集成电路的方法，所述方法包括: 在衬底的上方形成至少一个晶体管，其中，形成所述至少一个晶体管包括: 在衬底的上方形成栅极电介质结构； 在所述栅极电介质结构的上方形成功函金属层； 在所述功函金属层的上方形成导电层；以及 形成与所述栅极电介质结构的每个侧壁相邻设置的源极/漏极(S/D)区域；以及 在所述衬底的上方形成至少一个电熔丝，其中，形成所述至少一个电熔丝包括: 在所述衬底的上方形成第一半导体层；以及 在所述第一半导体层上形成第一娃化物层。
2.根据权利要求1所述的方法，其中，形成所述至少一个晶体管进一步包括: 在所述栅极电介质结构和所述功函金属层之间形成扩散势垒，其中，在形成所述第一硅化物层之前形成所述扩散势垒，以及在形成所述第一硅化物层之后形成所述功函金属层。
3.根据权利要求2所述的方法，其中，形成所述功函金属层和形成所述导电层包括: 在形成硅化物 层之前，在所述扩散势垒的上方形成第二半导体层； 在所述第二半导体层上形成第二硅化物层； 形成覆盖所述第一硅化物层并露出所述第二硅化物层的盖体层； 去除所述第二硅化物层和所述第二半导体层，以形成由去除的第二硅化物层和第二半导体层所留下的第一开口 ；以及 在所述第一开口中顺序地形成所述功函金属层和所述导电层。
4.根据权利要求3所述的方法，其中，在所述衬底的上方形成所述第一半导体层以及在所述扩散势垒的上方形成所述第二半导体层包括: 在所述衬底的上方形成扩散势垒材料； 去除所述扩散势垒材料的一部分，以在剩余的扩散势垒材料中形成第二开口 ； 在所述剩余的扩散势垒材料上形成半导体材料；以及 去除所述半导体材料和所述剩余的扩散势垒材料的部分，使得所述第一半导体层形成在所述衬底的上方，以及所述第二半导体层形成在所述扩散势垒的上方。
5.根据权利要求1所述的方法，其中，形成所述至少一个晶体管进一步包括: 在所述栅极电介质结构和所述功函金属层之间形成扩散势垒，其中，在形成所述第一硅化物层之后形成所述扩散势垒。
6.根据权利要求5所述的方法，其中，在所述功函金属层的周围形成所述扩散势垒。
7.根据权利要求5所述的方法，其中，形成所述扩散势垒、形成所述功函金属层以及形成所述导电层包括: 在形成硅化物层之前，在所述栅极电介质结构的上方形成第二半导体层； 在所述第二半导体层上形成第二硅化物层； 形成覆盖所述第一硅化物层并露出所述第二硅化物层的盖体层； 去除所述第二硅化物层和所述第二半导体层以形成去除的第二硅化物层和第二半导体层所留下的第一开口 ；以及 在所述第一开口中顺序地形成所述扩散势垒、所述功函金属层和所述导电层。
8.根据权利要求1所述的方法，其中，形成所述至少一个晶体管进一步包括: 在所述栅极电介质结构和所述功函金属层之间形成扩散势垒，其中，在形成所述第一硅化物层之前形成所述扩散势垒和所述功函金属层。
9.一种形成集成电路的方法，所述方法包括: 在衬底上方的晶体管区域中形成第一半导体层以及在所述衬底上方的熔丝区域中形成第二半导体层； 在所述第一半导体层上形成第一硅化物层以及在所述第二半导体层上形成第二硅化物层； 在所述第一半导体层和所述第二半导体层的周围形成介电层，露出所述第一硅化物层和所述第二硅化物层； 形成覆盖所述第二硅化物层并露出所述第一硅化物层的盖体层； 去除所述第一硅化物层和所述第一半导体层，以形成由去除的第一硅化物层和去除的第一半导体层所留下的第一开口 ；以及 在所述第一开口中顺序形成功函金属层和导电层。
10.一种集成电路，包括: 至少一个晶体管和至少一个电熔丝，设置在衬底的上方，其中，所述至少一个晶体管包括: 栅极电介质结构，设置在所述衬底的上方； 功函金属层，设置在所述栅极电介质结构的上方； 导电层，设置在所述功函金属层的上方；以及 源极/漏极(S/D)区域，与所述栅极电介质结构的每个侧壁相邻设置；以及 其中，所述至少一个电熔丝包括: 第一半导体层，位于所述衬底的上方；以及 第一硅化物层，位于所述第一半`导体层上。
全文摘要
一种形成具有电熔丝的集成电路的方法包括在衬底的上方形成至少一个晶体管。形成至少一个晶体管包括在衬底的上方形成栅极电介质结构。功函金属层形成在栅极电介质结构的上方。导电层形成在功函金属层的上方。源极/漏极(S/D)区域被形成为与栅极电介质结构的每个侧壁相邻。至少一个电熔丝形成在衬底的上方。形成至少一个电熔丝包括在衬底的上方形成第一半导体层。第一硅化物层形成在第一半导体层上。
文档编号H01L23/525GK103137553SQ20121043451
公开日2013年6月5日 申请日期2012年11月2日 优先权日2011年11月22日
发明者陈建宏, 薛福隆, 许国原 申请人:台湾积体电路制造股份有限公司