专利名称：双栅极vdmos器件的制作方法
双栅极VDMOS器件
背景技术：
在功率应用设备中，使用诸如垂直扩散金属氧化物半导体(VDMOS)器件之类的功率金属氧化物半导体场效应晶体管(MOSFET)器件，这是因为它们通过双极-CM0S-DM0S (BCD)工艺补足了双极器件和互补金属氧化物半导体CMOS器件。例如，VDMOS器件可以被用于电源、降压变换器以及低压电机控制器中，以提供功率应用功能性。器件的导通电阻(“Rw”)、最大击穿电压(“BVdss”)和总电容是VDMOS设计的重要特性。这些特性是VDMOS器件的重要操作参数，它们决定了这些器件的应用。导通电阻通常取决于器件的设计和布局、工艺条件、温度、漂移区域长度、漂移区域的掺杂浓度以及用于制造器件的各种材料。击穿电压被定义为在不会引起电流呈指数增加的情况下可施加到晶体管的漏极的最大反向电压。而且，器件中的各种寄生电容会导致操作频率下降。
发明内容
描述了诸如VDMOS器件之类的半导体器件，该半导体器件包括双栅极结构，以降低器件的栅极-漏极电容(Cgd)。在一个或多个实施方式中，半导体器件包括具有第一表面和第二表面的衬底。该衬底包括贴近第一表面形成的第一体区域和第二体区域。每一体区域包括形成在其中的源极区域。该衬底进一步包括贴近第二表面形成的漏极区域和被配置成用作漏极区域与源极区域之间的漂移区域的外延区域。在衬底的第一表面上方形成双栅极。该双栅极包括第一栅极区域和第二栅极区域，所述第一栅极区域和所述第二栅极区域在所述第一栅极区域与所述第二栅极区域之间限定了间隙，以减小栅极-漏极电容。提供本发明内容来以简化的形式引入选择的概念，在下文的具体实施方式
中将对选择的概念进行进一步的描述。本发明内容并不是要确定所要求保护的主题的关键特征或必要特征，也不是要用于帮助确定所要求保护的主题的范围。
参考附图来描述具体实施方式
。 在说明书和附图中，说明书和附图中的不同示例中使用的相同附图标记可以表示类似或相同的部件。图1A是说明了根据本公开的一个示例性实施方式的VDMOS器件的实施方式的图解局部横截面图。图1B是说明了根据本公开的另一示例性实施方式的VDMOS器件的另一实施方式的图解局部横截面图，其中VDMOS器件包括JFET扩散区域。图2是说明了用于制造诸如图1A和图1B所示的VDMOS器件之类的器件的工艺的一个示例性实施方式的流程图。图3A至图3E是说明了根据图2所示的工艺制造诸如图1A和图1B所示的VDMOS器件之类的器件的图解局部横截面图。
具体实施方式
鍵诸如降压变换器之类的功率设备典型地要求输出器件具有低电阻(例如，Ron)和低栅极电容值，从而允许增加操作频率。因此，器件电容越低，则允许实现的操作和执行效率就越高。因此，描述形成半导体器件，尤其是VDMOS器件的技术，该半导体器件包括双栅极，以减小器件的栅极-漏极电容(Cgd)。在一个或多个实施方式中，半导体器件包括具有第一表面和第二表面的衬底。该衬底包括贴近第一表面形成的第一体区域和第二体区域。每一体区域包括形成在其中的源极区域。该衬底进一步包括贴近第二表面形成的漏极区域和被配置成用作漏极区域与源极区域之间的漂移区域的外延区域。在一个实施方式中，夕卜延区域包括结型场效应晶体管(JFET)扩散区域，以减小器件的有效沟道长度。双栅极形成在衬底的第一表面的上方。双栅极包括第一栅极区域和第二栅极区域，所述第一栅极区域和所述第二栅极区域在所述第一栅极区域与所述第二栅极区域之间限定了间隙，以减小栅极-漏极电容。在一个实施方式中，在该间隙中形成一个或多个漏极侧间隔物(spacer)，以进一步降低栅极-漏极电容。在另一个实施方式中，在第一栅极区域和第二栅极区域上方形成导电层，以降低双栅极的有效电阻。器件还可以包括一个或多个下源极区域，其可以减小双栅极的有效栅极长度。在以下讨论中，首先描述一个示例性半导体器件。然后描述用于制造该示例性半导体器件的示例性流程。示例件实施方式图1A和图1B说明了根据本公开的示例性实施方式的垂直扩散金属氧化物半导体(VDMOS)器件100。如图所示，VDMOS器件100包括一个或多个形成在衬底108中的有源区域102 (图示了源极区域104和漏极区域106)。使用有源区域102创建了集成电路器件工艺(例如，互补金属氧化物半导体(CMOS)工艺、微机电系统(MEMS)工艺等)。在实施方式中，有源区域102为衬底108提供电荷载流子。例如，有源硅区域102可以包括第一导电类型的材料(如，η-型扩散区域)，其提供额外的导电电子作为电荷载流子。在另一例子中，有源硅区域102可以包括第二导电类型的材料(如，P-型扩散区域)，其被配置为提供额外的空穴作为电荷载流子。如图1A和图1B所示，贴近衬底108的第一表面110形成源极区域104，并且贴近衬底108的第二表面112形成漏极区域106。例如，源极区域104形成在表面110的下方并与表面110相邻，而漏极区域形成在表面112的下方并且与表面112相邻。如图1A和图1B所示，器件100包括第一源极区域104Α和第二源极区域104Β以及单个漏极区域106。源极区域104Α和104Β形成在体区域107中(例如，第一源极区域104Α形成在第一体区域107Α中，而第二源极区域104Β形成在第二体区域107Β中)。体区域107Α和107Β由第二导电类型的掺杂材料(例如，P型材料)构成。在一个或多个实施方式中，源极区域104Α、104Β和体区域107Α、107Β可以是通过适当的自对准注入技术(如，注入、退火等)制造的自对准区域。在一个或多个实施方式中，体区域107Α、107Β可以具有第二导电类型的大约IX IOlfVcm3至大约IX IO1Vcm3的掺杂浓度。
衬底108包括用于通过各种半导体制造技术形成一个或多个集成电路器件的基础材料，所述各种半导体制造技术例如是光刻、离子注入、沉积、蚀刻等。在一个或多个实施方式中，衬底108包括可以以各种方式配置的娃晶片的一部分。例如，衬底108可以包括η型硅晶片的一部分或P型硅晶片的一部分。在一个实施方式中，衬底108可以包括被配置为供应η型电荷载流子元的V族元素(例如磷、砷、铺等)。在另一实施方式中，衬底108可以包括被配置为供应P型电荷载流子元的IIIA族元素(例如硼等)。器件100包括形成在表面110上方的双栅极114。如图所示，双栅极114包括两个栅极区域116 (第一栅极区域116Α和第二栅极区域116Β)，该两个栅极区域116在它们自身之间限定了间隙118。第一栅极区域116Α至少部分形成在第一源极区域104Α和第一体区域107Α的上方。第二栅极区域116Β至少部分形成在第二源极区域104Β和第二体区域107Β的上方。因此，当将极性正确且数值大于器件100的阈值电压(Vt)的电压施加在双栅极114上时，在位于两个栅极区域116Α、116Β下方的体区域107Α、107Β内形成导电区域120。例如，第一导电区域120Α与第一栅极区域116Α关联，并且第二导电区域120Β与第二栅极区域116Β关联。导电区域120建立了导电通道，通过该导电通道，电荷载流子(例如，多数载流子)可以在源极区域104与漏极区域106之间迁移。如图所示，双栅极114可以包括设置在表面110与第二层124(例如，多晶娃层或金属电极层)之间的第一层122,例如电介质层。在一个或多个实施方式中，第一层122可以包括栅极氧化物材料，例如二氧化硅(SiO2)，氮化物材料，高k材料，或类似物。第二层124可以进一步包括硅化物材料以降低该层124的电阻率。在各实施方式中，栅极厚度的范围可以从大约一百(100)埃到大约十万(100，000)埃。然而，双栅极114的厚度可以根据对器件100的要求(例如，可制造性、操作频率、增益、效率等)而变化。源极区域104、漏极区域106和栅极区域116A、116B具有触点126(例如，电极)，该触点126提供器件100的各部件之间的电气互连功能。可以以各种方式构造触点126。例如，触点126可以由多晶娃材料、金属一(金属I)材料、金属二(金属2)材料等构成。在一些应用中，触点126可以包括提供器件100的不同层之间的垂直电连接的过孔。例如，第一过孔可以提供与贴近第一表面110形成的、设置在器件100的各个层(例如钝化层，绝缘层等)下方的漏极触点126的电气互连。半导体器件100进一步包括外延区域128，该外延区域128被配置作为当器件100工作时多数载流子迁移的路径。例如，外延区域128被配置为当器件100工作时用作漂移区域。如图1A和图1B所示，外延区域128从双栅极114的下方延伸至漏极区域106。而且，外延区域128至少部分地包围体区域107A、107B。外延区域128包括与源极区域104和漏极区域106相同导电类型的材料(例如，第一导电类型)。然而，外延区域128的掺杂分布低于源极区域104的掺杂分布。例如，外延区域128可以具有第一导电类型的大约1 X IO14/cm3至大约IXlO1Vcm3的掺杂浓度。在器件100工作时,可以通过外延区域128的掺杂分布和厚度来操控外延区域128上的电场。因此，应当预期的是取决于对VDMOS器件100的要求(例如，击穿电压值、操作电压等)，可以采用各种掺杂分布和厚度的外延区域128。如图1A和图1B所示，下源极区域130(例如，第一下源极区域130A、第二下源极区域130B)被设置在每一个源极区域104AU04B的下方。下源极区域130包括第二导电类型的材料。在一个实施方式中，下源极区域130可以是硼注入区域。该区域130被配置为减小VDMOS器件100中的双栅极114的有效栅极长度。该区域130可以具有第二导电类型的大约5 X IOlfVcm3至大约IX IO1Vcm3的掺杂浓度。VDMOS器件100可以具有不同的掺杂分布，这取决于对器件100的要求。在一个实施方式中，第一区域130A和第二区域130B可以具有几乎相同的掺杂浓度。在另一实施方式中，第一区域130A可以具有第一掺杂浓度，而第二区域130B可以具有与第一掺杂浓度不同的第二掺杂浓度。区域130的掺杂浓度可以高于体区域107的掺杂浓度。。VIDMOS器件100可以包括设置在表面110上方的导电层132。如图1A和图1B所示，导电层132至少基本上在栅极区域116A、116B和绝缘层133A上方延伸。导电层132被配置为将栅极区域116A和116B连接(例如，捆扎)在一起，以降低双栅极114的有效电阻。导电层132可以由诸如铝或类似物等金属层构成。在一个或多个实施方式中，导电层132可以具有大约O.1微米至大约O. 5微米的厚度。在一个示例中，导电层132的厚度可以约为O. 2微米(2000埃)。如图所示，绝缘层133A设置在间隙118中，并且绝缘层133B至少部分地设置在表面110上方。在一个或多个实施方式中，绝缘层133AU33B可以包括电介质材料，例如二氧化硅(SiO2)材料、苯并环丁烯(BCB)材料，或类似物。在一个实施方式中，可以通过不同的沉积和去除(例如，蚀刻、平坦化等)工艺形成绝缘层133AU33B。如图1B所示，器件100还可以包括设置在外延区域128中的结型场效应晶体管(JFET)扩散区域134。JFET扩散区域134由外延区域128包围并且从大约第一表面110 (例如，位于栅极区域116A、116B和电介质区域134下面)延伸到至少一个体区域107 (第一体区域107A、第二体区域107B)下方。JFET扩散区域134由第一导电材料构成。JFET扩散区域134的掺杂浓度大于外延区域128的掺杂浓度，以减小器件100的沟道电阻。例如，JFET扩散区域134可以具有第一导电类型的大约IXlO1Vcm3至大约IXlO1Vcm3的掺杂浓度。如上所述，双栅极114的第一栅极区域116A和第二栅极区域116B限定了间隙118，从而能够降低栅极-漏极电容(Cga)(例如，双栅极114与外延区域128 (以及在一些实施方式中，JFET扩散区域134)的重叠)。还可以通过漏极侧间隔物136来降低栅极-漏极电容。漏极侧间隔物136可以贴近第一栅极区域116A和第二栅极区域116B形成在间隙118中。例如，可以邻近第一栅极区域116A形成第一漏极侧间隔物136，并且可以邻近第二栅极区域116B形成第二漏极侧间隔物136。在一个或多个实施方式中，漏极侧间隔物136可以由多晶硅、非晶硅、掺杂的多晶硅、金属、氧化硅、氮化硅、氮氧化硅层及其组合等形成。VDMOS器件100还可以包括由第二导电类型构成的体接触区域138A、138B(在图1A和图1B中，被显示为P+区域)。在一个或多个实施方式中，源极区域104A、104B和体接触区域138AU38B通过触点126结合在一起，以提高器件100的可靠性并减小寄生效应。例如，源极区域104A通过第一触点126与体接触区域138A结合在一起，并且源极区域104B通过第二触点126与体接触区域138B结合在一起。应当理解，虽然图1A和图1B说明了 η-沟道VDMOS器件100，但器件100还可以被制造为P-沟道器件。例如，P-沟道器件可以包括P-型源极区域和漏极区域、P-型漂移区域等。示例件制造工艺图2说明了采用半导体制造技术制造半导体器件(例如图1A和IB所示的器件100)的示例性工艺200。 图3Α至图3Ε说明了在示例性晶片302中形成示例性VDMOS器件300。如图3Α所示，在半导体晶片上方形成双栅极(方框202)。在晶片302的顶表面306上方形成氧化层304和多晶硅层305，以形成双栅极307。在一些实施方式中，如图3Α所示，在多晶硅层305上方沉积硅化物层309，并且在硅化物层309上方沉积氧化层311。晶片302包括由第一导电类型的材料(例如，η-型掺杂材料)构成的底层308，其用作漏极区域310。晶片302包括设置在底层308上方的第一导电类型的外延区域312。外延区域312被配置为在器件300操作时用作漂移区域。外延区域312可以具有第一导电类型的大约I X IO1Vcm3至大约I X IO1Vcm3的掺杂浓度。应该预料到，根据对VDMOS器件300的要求(例如，最大操作电压等)，可以采用各种掺杂分布和厚度。双栅极307包括第一栅极区域314和第二栅极区域316，第一栅极区域314和第二栅极区域316在其自身之间限定了间隙318(参见图3Β)。如上所述，双栅极307结构减小了器件300的栅极-漏极电容(Cgd)。可以贴近双栅极来形成一个或多个漏极侧间隔物(方框204)，以进一步减小栅极-漏极电容。在一个实施方式中，贴近双栅极307形成一个或多个漏极侧间隔物319。例如，在间隙318中邻近第一栅极区域314形成第一漏极侧间隔物319Α，并且在间隙318中邻近第二栅极区域316形成第二漏极测间隔物319Β。在一个或多个实施方式中，在外延区域中形成JFET扩散区域(方框206)。如图3Β所示，外延区域312可以包括第一导电类型的JFET扩散区域320。JFET扩散区域320可以通过各种适当的注入和扩散技术来形成。例如，可以通过双栅极307注入JFET扩散区域320。利用该JFET扩散区域来进一步减小沟道电阻，并且因此进一步减小器件300的导通电阻。JFET扩散区域320的掺杂浓度可以大于外延区域312的掺杂浓度以降低器件300的沟道电阻。例如，JFET扩散区域320可以具有第一导电类型的大约IXlO1Vcm3至大约I X IO1Vcm3的掺杂浓度。通过双栅极在半导体晶片中注入一个或多个体区域(方框208)。如图3C所示，在晶片302中注入一个或多个体区域322 (第一体区域322Α、第二体区域322Β)。体区域322包括第二导电类型材料(例如，P-型掺杂材料)。可以以各种角度通过双栅极307注入体区域322。在一个或多个实施方式中，以与顶表面306限定的水平轴成约三十(30)度的角注入体区域322，以使双栅极307的电容最小化。然而，应该理解，可以根据对器件300的要求而以其它角度注入体区域322。在一实施方式中，以相对于顶表面306限定的水平轴的第一角度注入第一体区域322Α，并且以相对于顶表面306限定的水平轴的第二角度(第二角度不同于第一角度)注入 第二体区域322Β。例如，第一角度可以是三十五(35)度，并且第二角度可以是二十五(25)度。在一个或多个实施方式中，体区域322Α、322Β可以具有第二导电类型的大约IX IOlfVcm3至大约IX IO1Vcm3的掺杂浓度。而且，还可以在形成体区域322Α、322Β之后注入下源极区域323 (第一下源极区域323Α、第二下源极区域323Β)，以降低VDMOS器件300工作时的VDMOS器件300的有效栅极长度。取决于器件300的期望要求和期望特性，可以以与注入体区域322Α、322Β时所采用的角度相同或不同的角度注入区域323Α、323Β。区域323Α、323Β由第二导电类型的材料构成并且具有比体区域322Α、322Β的掺杂浓度高的掺杂浓度。例如，区域323Α、323Β可以具有第二导电类型的大约5Χ 1016/cm3至大约IXlO1Vcm3的掺杂浓度。在每个体区域中形成源极区域(方框210)。如上所述，源极区域324A、324B由第一导电类型的材料(例如，η-型材料)构成。在一个或多个实施方式中，通过适当的注入技术来注入源极区域324Α、324Β。例如，可以通过首先在体区域322Α、322Β中注入第一导电类型的掺杂材料来形成源极区域324Α、324Β。如图3D所示，首先贴近双栅极307注入源极区域324A、324B。例如，源极区域324A、324B可以邻接双栅极314下方的外延区域312，以允许进一步的自对准工艺(在退火前)。VDMOS器件300还可以包括一个或多个沉积在每个体区域322中的第二导电类型的体接触区域325，以减小器件300的寄生效应。然后，对半导体晶片进行退火(方框212)，使得每个源极区域的一部分形成在双栅极下方。图3E说明了在晶片302经过退火工艺以使源极区域324A、324B在双栅极307下方自对准后的晶片302的一部分。 在双栅极上方沉积导电层(方框214)。例如，导电层326可以沉积在双栅极307上方。例如，导电层326可以形成在第一栅极区域314和第二栅极区域316以及在间隙318中形成的绝源区域327的上方。可以在沉积导电层326之前在表面306上方形成(例如，沉积然后选择性移除)绝缘区域327。在一个或多个实施方式中，绝缘区域327可以包括电介质材料，例如二氧化硅(SiO2)材料、苯并环丁烯(BCB)材料或类似物。导电层326用于减小栅极区域314、316的电阻并且将栅极区域314、316连接在一起。应该理解，可以利用附加的半导体制造工艺来从器件300上去除导电层326的过剩区域。在一个或多个实施方式中，导电层326可以包括金属层，例如铝，并且导电层326的厚度可以为约O.1微米至
O.5微米。在一个例子中，导电层326的厚度大约为2000埃。然后，在晶片表面上方形成封装结构(方框216)。如图3E所示，在晶片302的表面306上方形成(沉积、平坦化等)封装结构329，以包围双栅极307。可以以各种方式构造封装结构329。例如，封装结构329可以包括电介质材料，例如二氧化硅(SiO2)材料，苯并环丁烯(BCB)材料或类似物。在封装结构中形成一个或多个过孔区域(方框218)。图3E说明了通过一个或多个蚀刻工艺(例如，湿法蚀刻、干法蚀刻)在封装结构329中形成的过孔区域328，以允许与双栅极307 (例如，第一栅极区域314、第二栅极区域316)和源极区域324A、324B的连接。在过孔区域328中沉积(例如，物理气相沉积、化学气相沉积、分子束外延等)导电材料330以形成提供器件300的各部件间的电气互连的触点332。可以沿过孔区域328的侧壁形成电介质材料，以防止封装结构329与导电材料330短路。在一个或多个实施例中，导电材料330可以包括多晶硅材料、金属I材料、金属2材料等。触点332形成了双栅极307和源极区域324A、324B的电极。尽管图3A至图3E说明了 n_沟道VDMOS器件300，但是器件300也可以被制备成P-沟道器件。总结虽然已经以具体到结构特征和/或工艺操作的语言描述了本主题，但是应当理解的是，所附权利要求中限定的主题并不是必然受限于上文描述的具体特征或动作。相反，上文描述的具体特征和动作被公开作为实施权利要求的示例性形式。
权利要求
1.一种半导体器件，包括 具有第一表面和第二表面的衬底； 贴近所述第一表面形成在所述衬底中的第一导电类型的第一源极区域和第二导电类型的第一体区域，所述第一源极区域形成在所述第一体区域中； 贴近所述第一表面形成在所述衬底中的所述第一导电类型的第二源极区域和所述第二导电类型的第二体区域，所述第二源极区域形成在所述第二体区域中； 贴近所述第二表面形成在所述衬底中的所述第一导电类型的漏极区域； 形成在所述衬底中的所述第一导电类型的外延区域，其被配置为用作所述漏极区域与所述第一源极区域和所述第二源极区域之间的漂移区域； 形成在所述第一表面上方的双栅极，所述双栅极包括贴近所述第一体区域的第一栅极区域和贴近所述第二体区域的第二栅极区域，所述第一栅极区域和所述第二栅极区域在所述第一栅极区域与所述第二栅极区域之间限定了间隙；以及形成在所述间隙中的一个或多个漏极侧间隔物。
2.如权利要求1所述的半导体器件，进一步包括设置在所述外延区域中的所述第一导电类型的结型场效应晶体管(JFET)扩散区域，所述JFET扩散区域从所述第一表面延伸到所述第一体区域或所述第二体区域下方。
3.如权利要求2所述的半导体器件，其中所述外延区域包括第一掺杂浓度，以及所述JFET扩散区域包括第二掺杂浓度，所述第一掺杂浓度高于所述第二掺杂浓度。
4.如权利要求1所述的半导体器件，进一步包括形成在所述第一栅极区域和所述第二栅极区域上方的导电层。
5.如权利要求1所述的半导体器件，其中所述导电层的厚度为大约O.1微米至大约O.5微米。
6.如权利要求1所述的半导体器件，进一步包括形成在所述第一源极区域下面的所述第二导电类型的第一下源极区域和形成在所述第二源极区域下面的所述第二导电类型的第二下源极区域。
7.如权利要求6所述的半导体器件，其中所述第一下源极区域和所述第二下源极区域包括所述第二导电类型的掺杂材料。
8.一种半导体器件，包括 具有第一表面和第二表面的衬底； 贴近所述第一表面形成在所述衬底中的第一导电类型的第一源极区域和第二导电类型的第一体区域，所述第一源极区域形成在所述第一体区域中； 贴近所述第一表面形成在所述衬底中的所述第一导电类型的第二源极区域和所述第二导电类型的第二体区域，所述第二源极区域形成在所述第二体区域中； 贴近所述第二表面形成在所述衬底中的所述第一导电类型的漏极区域； 形成在所述衬底中的所述第一导电类型的外延区域，其被配置为用作所述漏极区域与所述第一源极区域和所述第二源极区域之间的漂移区域； 形成在所述第一表面上方的双栅极，所述双栅极包括贴近所述第一体区域的第一栅极区域和贴近所述第二体区域的第二栅极区域，所述第一栅极区域和所述第二栅极区域在所述第一栅极区域与所述第二栅极区域之间限定了间隙；以及形成在所述第一栅极区域和所述第二栅极区域上方的导电层。
9.如权利要求8所述的半导体器件，进一步包括设置在所述外延区域中的所述第一导电类型的结型场效应晶体管(JFET)扩散区域，所述JFET扩散区域从所述第一表面延伸到所述第一体区域或所述第二体区域下方。
10.如权利要求9所述的半导体器件，其中所述外延区域包括第一掺杂浓度，以及所述JFET扩散区域包括第二掺杂浓度，所述第一掺杂浓度高于所述第二掺杂浓度。
11.如权利要求8所述的半导体器件，其中所述导电层的厚度为大约O.1微米至大约O.5微米。
12.如权利要求11所述的半导体器件，进一步包括一个或多个形成在所述间隙中的漏极侧间隔物。
13.如权利要求8所述的半导体器件，进一步包括形成在所述第一源极区域下面的所述第二导电类型的第一下源极区域和形成在所述第二源极区域下面的所述第二导电类型的第二下源极区域。
14.如权利要求13所述的半导体器件，其中所述第一区域和所述第二区域包括所述第二导电类型的掺杂材料。
15.一种工艺，包括 在半导体晶片上方形成双栅极，所述半导体晶片具有第一表面和第二表面，所述半导体晶片包括贴近所述第二表面的第一导电类型的漏极区域和贴近所述第一表面形成的所述第一导电类型的外延区域，所述外延区域从所述第一表面延伸到所述漏极区域，所述双栅极包括第一栅极区域和第二栅极区域，所述第一栅极区域和所述第二栅极区域在所述第一栅极区域与所述第二栅极区域之间形成了间隙； 通过所述第一栅极区域注入第二导电类型的第一体区域并通过所述第二栅极区域注入所述第二导电类型的第二体区域； 在所述第一体区域中注入所述第一导电类型的第一源极区域和在所述第二体区域中注入所述第一导电类型的第二源极区域；以及 在所述双栅极上方形成导电层，以将所述第一栅极区域和所述第二栅极区域连接在一起。
16.如权利要求15所述的工艺，其中注入所述第一体区域和所述第二体区域进一步包括以相对于所述第一表面限定的水平轴成大约三十度(30° )的角通过所述第一栅极区域注入所述第一体区域，并且以相对于所述第一表面限定的水平轴成大约三十度(30° )的角通过所述第二栅极区域注入所述第二体区域。
17.如权利要求15所述的工艺，进一步包括在所述外延区域中形成所述第一导电类型的JFET扩散区域，其中所述JFET扩散区域延伸到所述第一体区域或所述第二体区域下方。
18.如权利要求15所述的工艺，其中所述导电层的厚度约为2000埃。
19.如权利要求15所述的工艺，其中所述导电层包括铝。
20.如权利要求15所述的工艺，进一步包括将所述第二导电类型的第一下源极区域注入到所述第一体区域中和将所述第二导电类型的第二下源极区域注入到所述第二体区域中。
全文摘要
本发明涉及半导体器件，尤其是涉及双栅极VDMOS器件。该半导体器件包括双栅极结构。在一个或多个实施方式中，半导体器件包括具有第一表面和第二表面的衬底。所述衬底包括贴近第一表面形成的第一体区域和第二体区域。而且，每个体区域包括形成在其中的源极区域。所述衬底进一步包括贴近第二表面形成的漏极区域和被配置为用作漏极区域与源极区域之间的漂移区域的外延区域。在所述衬底的第一表面上方形成双栅极。所述双栅极包括第一栅极区域和第二栅极区域，第一栅极区域和第二栅极区域在其自身之间限定了间隙，以降低栅极-漏极电容。
文档编号H01L21/336GK103035726SQ201210434429
公开日2013年4月10日 申请日期2012年9月28日 优先权日2011年9月30日
发明者H·索布提, T·K·麦圭尔, D·L·斯奈德, S·J·阿尔贝哈斯基 申请人:马克西姆综合产品公司