利用牺牲栅极电极及牺牲自对准接触结构形成半导体装置的方法

专利名称：利用牺牲栅极电极及牺牲自对准接触结构形成半导体装置的方法
利用牺牲栅极电极及牺牲自对准接触结构形成半导体装置 的方法技术领域
本公开通常涉及复杂半导体装置的制造，更具体地说，是涉及利用牺牲栅极电极 及牺牲自对准接触形成半导体装置的多种方法。
背景技术：
制造例如中央处理单元(CPU)、存储装置、专用集成电路(application specific integrated circuit ;ASIC)等先进集成电路需要依据特定的电路布局在特定的芯片面积 上形成大量电路组件，其中，场效应晶体管代表一种重要类型的电路组件，其基本决定集成 电路的性能。目前，在如微处理器、存储装置等集成电路中，在有限的芯片面积上设置并运 行有大量的电路组件，尤其是晶体管。尽管近几十年来已在增加电路组件的性能以及缩小 其特征尺寸方面取得了极大的进步，但增强电子装置的功能性的持续需求迫使半导体厂商 不断缩小电路组件的尺寸并提高其运行速度。
然而，对于当前的一些装置，复杂集成电路的运行速度不再受限于单个晶体管组 件的开关速度，而是受限于这样一集成电路装置中所使用的复杂线路系统的电性。这样一 线路系统可形成于装置层级上方，且可包括实际的以半导体为主的电路组件，例如晶体管 等。一般地，由于当前集成电路中的大量电路组件以及所需的复杂布局，因此无法在制造电 路组件的同一装置层级中建立各电路组件的电性连接，而是需要使用一个或多个额外的金 属化层。该些金属化层通常包括用以提供内层电性连接的含金属线路，并且还包括多个内 层级连接或垂直连接，通常将其称作导孔。该些互连结构可由多种不同的材料制成，例如 铜、钨等，其提供与各堆迭的金属化层以及各电路组件的电性连接。
一般地，提供适当的垂直接触结构。其一端连接电路组件的各自的接触区，例如晶 体管的栅极电极和/或源漏区。该垂直接触的相对端导电耦接至金属化层中的各自的金属 线和/或另一以半导体为主的基电路组件的接触区，在此情况下也将该接触层级中的该互 连结构称作局部互连。该接触结构可包括接触组件和/或接触塞，其通常呈方形或圆形，形 成于层间(interlayer)介电材料中。该层间介电材料相应地包覆且钝化电路组件。随着装 置层级中电路组件的关键尺寸的进一步缩小，必须缩小金属线、导孔以及接触组件的尺寸， 因而需要精密的含金属材料以及介电材料，以降低金属化层中的寄生电容并使各金属线及 导孔具有足够高的导电性。例如，在复杂金属化系统中，一般地将铜与低k介电材料(可理 解的，介电常数约为3.0或更低的介电材料)结合使用，以获得所需电性以及针对集成电路 的期望可靠性所需的电子迁移行为。因此，在下方的金属化层级中设置关键尺寸约100纳 米以及更小的金属线及导孔，以依据装置层级中电路组件的密度获得所需的“封装密度”。
例如，当使用50纳米以及更小的关键尺寸进一步缩小电路组件的尺寸时，接触层 级中的接触组件具有相同量级的关键尺寸。通常，接触组件为柱形塞，其由适当的金属或金 属复合物，例如钨，结合适当的阻挡材料形成。当形成以钨为主的接触组件时，一般地先形 成层间介电材料，且对其图案化以定义多个接触开口。该些开口穿过该层间介电材料延伸至电路组件的相应接触区。尤其，在密集填充的装置区中，源漏区的横向尺寸以及接触区的 可用面积为100纳米甚至更小，从而需要极复杂的光刻及蚀刻技术来形成具有定义良好的 横向尺寸以及高度对准精度的接触开口。在一些情况下，尽管厂商竭尽全力，但在适当位置 形成接触开口仍存在误差。如果在未对准的开口中形成导电接触，即便未破坏，也会恶化最 终装置的性能。
如前所述，特征尺寸的持续缩小致使厂商重新设计工艺技术并开发新的工艺策略 和工具以符合新的设计规则。例如，当前用于极精密集成电路装置中的平面晶体管的栅极 长度为15至25纳米级，这样一集成电路装置的栅极电极结构形成约80纳米级的栅极间 距。随着数年来装置尺寸的不断缩小，精确形成导电接触并精确定位连接此类接触的金属 线正变得越来越困难。更具体地说，对于约80纳米的栅极间距，非常难以精确定位连接导 电接触的金属线，而不会有未对准的金属线短接至附近栅极电极的风险。在最好的情况下， 此类不精确导致装置性能降低；在最坏的情况下，此类不精确导致装置完全失效。随着装置 尺寸继续缩小，上述困难将会愈加严重。例如，如新一代此类集成电路装置的栅极间距缩小 至约56纳米，则在其它条件相同的情况下，可能不具有形成此类导电接触及金属线的任何 误差范围或“工艺窗口”范围。
本公开提供可避免或至少减轻上述一个或多个问题的影响的多种方法。发明内容
下面提供本发明的简要总结，以提供本发明的其中一些态样的基本理解。本总结 内容并非详尽概述本发明。其并非意图识别本发明的关键或重要组件或划定本发明的范 围。其唯一目的在于提供一些简化的概念，作为后面所讨论的更详细说明的前序。
一般而言，本发明提供利用牺牲栅极电极及牺牲自对准接触结构形成半导体装置 的多种方法。在一范例中，该方法包含:形成由第一材料组成的两相互隔开的牺牲栅极电 极，形成由第二材料组成的牺牲接触结构，其中，该第二材料相对该第一材料可选择性蚀 亥|J，以及在该两相互隔开的牺牲栅极电极及该牺牲接触结构上执行共同的蚀刻工艺，以相 对该牺牲接触结构选择性移除该两相互隔开的牺牲栅极电极结构。
在另一范例中，该方法包含:在半导体衬底上方形成两相互隔开的牺牲栅极电极， 该牺牲栅极电极由第一材料组成，在该两相互隔开的牺牲栅极电极之间形成由第二材料组 成的牺牲接触结构，其中，该第二材料相对该第一材料可选择性蚀刻，且在该两相互隔开的 牺牲栅极电极及该牺牲接触结构上执行共同的蚀刻工艺，以相对该牺牲接触结构选择性移 除该两相互隔开的牺牲栅极电极结构，其中，该两牺牲栅极电极的该移除导致两栅极电极 开口的形成。该方法进一步包含:在各该栅极开口中形成替代栅极电极结构，在各该替代 栅极电极结构上方形成保护覆盖层，形成该保护覆盖层后，在该牺牲接触结构上执行另一 蚀刻工艺以移除该牺牲接触结构，且从而定义在该替代栅极电极结构之间的自对准接触开 口，以及在该自对准接触开口中形成最终自对准接触结构。


结合附图参照下面的说明可理解本公开，该些附图中类似的附图标记代表类似的 组件。
图1A至IN显示这里提供的形成半导体装置的多种方法的示例流程。
尽管这里提供的发明主题容许各种修改及替代形式，但附图中以示例形式显示其 特定的实施例，且在此进行详细描述。不过，应当理解，这里对特定实施例的说明并非意图 将本发明限于所提供的特定形式，相反，意图涵盖落入由所附权利要求定义的精神及范围 内的所有修改、等同及替代。
具体实施方式
下面描述本发明的不同实施例。出于清楚目的，并非实际实施中的全部特征都描 述于本说明书中。当然，应当了解，在任意此类实际实施例的开发中，必须作大量的特定实 施决定以满足开发者的特定目标，例如符合与系统相关及与商业相关的约束条件，该些约 束条件因不同实施而异。而且，应当了解，此类开发努力可能复杂而耗时，但其仍然是本领 域技术人员借助本公开所执行的常规程序。
现在参照附图描述本发明主题。附图中示意的各种结构、系统及装置是出于解释 目的以及避免模糊本公开与本领域技术人员已知的细节。但是，本公开包括该些附图以描 述并解释实施例。这里所用的词语和词组的意思应当解释为与相关领域技术人员对该些词 语及词组的理解一致。这里的术语或词组的连贯使用并不意图暗含特别的定义，亦即与本 领域技术人员所理解的通常惯用意思不同的定义。若术语或词组意图具有特定意义，亦即 不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或词组 的特定定义的定义方式明确表示于说明书中。
本发明提供利用牺牲栅极电极及牺牲自对准接触结构形成半导体装置的多种方 法。在一些情况下，该装置可包括高k介电材料(k值大于10)以及含金属电极材料。在阅 读本申请后，本领域技术人员将很容易了解，本方法适用于多种技术，例如NMOS、PMOS、CMOS 等，很容易适用于多种装置，包括，但不限于，逻辑装置、存储器装置等。下面将参照图1A至 IN更详细描述这里提供的该方法的不同实施例。
图1A为形成于半导体衬底10上方处于早期制造阶段的半导体装置200的简化 视图。衬底10可具有多种组态，例如所示的块体硅组态。衬底10还可具有绝缘体上硅 (silicon-on-1nsulator ；S0I)组态,其包含块体娃层,绝缘埋层以及主动层,其中，半导体 装置形成于该主动层之中及其上方。因此，术语衬底或半导体衬底应理解为涵盖所有形式 的半导体结构。衬底10还可由娃以外的其它材料制成。
装置200通常包括形成于衬底10上方示例的多个栅极电极结构212。在一示例 实施例中，各该示例的栅极电极结构212包含示例的牺牲电极绝缘层212A及牺牲栅极电极 212B。图1A中还显示形成于牺牲栅极电极212B上方的栅极覆盖层214、与牺牲栅极电极 212B相邻的侧间隙壁216，以及接触蚀刻停止层218。当然，本领域的技术人员将意识到，为 避免模糊本发明，实际半导体装置的许多特征没有在附图中描述。例如，可在栅极电极结构 212之间或栅极电极结构212的组群之间的衬底10中形成一个或多个隔离结构(未图示)， 以单独隔离最终形成于装置200上的各晶体管装置(或组群)。又例如，在形成侧间隙壁216 之前，可执行多个离子注入工艺，以在衬底10中形成所谓的环状(halo)注入区以及源/漏 区，但为避免模糊本发明，附图中未显示此类区域。又例如，当制造一个或多个PMOS晶体管 时，可仅在邻近这样一 PMOS晶体管的栅极电极结构212的衬底10中形成多个凹部，且可在该些凹部中形成外延生长的硅-锗材料。该外延的硅-锗材料有助于给予该PMOS晶体管的 沟道区理想的压缩应力。出于清楚目的，附图中未显示此类硅-锗材料。在这里所述的实 施例中，装置200描述为具有平面源/漏区(未图示)，其形成于栅极电极结构212之间的衬 底10中。不过,在其它情况下,装置200还可具有抬升式源/漏区(raised source/drain region)。
示例的牺牲栅极绝缘层212A可由例如二氧化硅制成，且示例的牺牲栅极电极 212B可由例如锗化硅、氮化硅、或相对用于形成后面将详细描述的牺牲自对准接触结构的 材料而可选择性蚀刻的任意其它材料制成。而且，在一些情况下，栅极绝缘层212A不一定 是牺牲层，其可为晶体管装置的最终栅极绝缘层。不过，在这里所述的示例实施例中以及下 面的详细描述中，当最终移除牺牲栅极电极212B时，牺牲栅极绝缘层212A也可被移除，并 由一个或多个额外的栅极绝缘材料层替代，该一个或多个额外的栅极绝缘材料层可包含高 k介电层(介电常数大于10的材料)例如氧化铪、氧化锆等。
图1A中所示的各种结构及组件的组态及组成还可根据实际应用而变化，且可利 用本领域技术人员已知的技术进行制造。例如，牺牲栅极绝缘层212A可为二氧化硅层和/ 或高k材料层(k值大于10)，并可借由执行热生长工艺或借由沉积工艺形成。在一示例实施 例中，牺牲栅极电极212B可为锗化硅、氮化硅等所组成。在一些情况下，栅极电极结构212 的间隔较为紧密，例如其具有栅极间距211约为78至90纳米，且具有栅极长度213约为30 纳米。在另一范例中，栅极覆盖层214、侧间隙壁216以及接触蚀刻停止层218可全部由氮 化硅制成，不过它们还可由不同的材料制成，而无需全部由同一材料制成。在一示例实施例 中，栅极覆盖层214的厚度约40纳米，侧间隙壁216的厚度约10至15纳米。还可在间隙 壁216与牺牲栅极电极212B之间设置衬里(liner)(未图示)。
在典型流程中，在衬底10中首先形成隔离结构(未图示)。接着，在衬底10的主动 区上方形成牺牲栅极绝缘层212A，例如可在衬底10上热生长二氧化硅层。然后，在衬底10 上覆被沉积(blanket deposit)牺牲栅极电极212B的材料层,例如锗化娃,接着在该牺牲 栅极电极材料层上覆被沉积栅极覆盖层214的材料，例如氮化硅。随后，在栅极覆盖层214 的该材料层上方形成图案化掩膜层(未图示)，例如光阻材料。接着，在该栅极覆盖材料层上 及该牺牲栅极电极212B的材料上执行一个或多个蚀刻工艺，以定义图1A所示的栅极覆盖 层214及牺牲栅极电极212B。接着，在衬底10上方覆被沉积间隙材料层，例如氮化硅，并 执行非等向性蚀刻工艺以形成侧间隙壁216。接触蚀刻停止层218可由氮化硅制成，其厚 度约4纳米，其可借由执行已知多种沉积工艺的任意一者形成，例如等离子增强型原子层 沉积工艺(plasma-enhanced atomic layer deposition process ；PEALD)0 在一些实施例 中，间隙壁216与牺牲栅极电极212B之间可设有衬里层(未图示)或其它间隙壁(未图示)。 因此，将间隙壁216简略表示为“第一”间隙壁并不意味着这样一间隙壁照字面地是制造装 置200时形成的第一个间隙壁。另外，当说明书中或权利要求书中提到侧间隙壁“邻近”或 “相邻”一结构或组件形成时，例如栅极电极，应将此类语言理解为其涵盖此类间隙壁实际 接触该结构或组件的情况，以及该间隙壁与该结构或组件之间具有一个或多个中间层材料 的情况。
接着，如图1B所示，在装置200上方形成绝缘材料层220。绝缘材料层220可由多 种不同的材料制成，例如可流动材料，例如旋涂(spin-on)玻璃、可流动氧化物等,且其厚度约为400至600纳米。在一些情况下，在沉积于装置200上后，可对绝缘材料层220执行退 火工艺。在一范例中，初步形成的绝缘材料层220的厚度大于栅极电极结构212的整体高 度。随后，执行蚀刻工艺以相对栅极覆盖层214的顶部表面214S使绝缘材料层220的顶部 表面220S有效凹入。接着，可在衬底10上覆被沉积第二绝缘材料层221并在层221上执 行化学机械抛光(chemical mechanical polishing ;CMP),以使层221的剩余部分的表面 221S与栅极覆盖层214的表面214S大致齐平。在一示例实施例中，第二绝缘材料层221可 为高密度等离子(high density plasma ;HDP)氧化物层。当第一绝缘材料层220例如为可 流动氧化物时，HDP氧化物层221可在后面执行的特定蚀刻工艺中有效保护下方的可流动 氧化物。
接着，如图1C所示，在装置200上方形成示例的牺牲材料层230。在一示例实施例 中，牺牲材料层230可由以硅氧烷为主的材料组成，其为霍尼韦尔(Honeywell)公司出售的 DU0248、DUO193、AccufillT_28等材料的其中一者，厚度范围约为50至100纳米。 一般而言，在一实施例中，牺牲材料层230的材料像氧化物一样可蚀刻(借由反应离子蚀刻 (reactive ion etching ;RIE)),但相对氧化物可选择性剥离(借由湿蚀刻或干蚀刻)。示例 的牺牲材料层230可由多种技术例如旋涂工艺(spin-coating process)形成。通常,牺牲 材料层230的形成工艺不包括退火工艺。就反应离子蚀刻工艺及CMP工艺而言，前述DU0材料及Accufill 材料的表现类似二氧化硅，但该些材料相对二氧化硅及氮化硅可选择性 湿蚀刻。而且，当氧化DU0 材料及Accufill 材料以移除有机材料时，可利用稀氢氟酸浴 剥离该些材料(与利用四乙氧基娃烧(tetraethoxysilane ；TE0S)制作的二氧化娃层相比 大于200:1)。不过，当DU0 材料及Accufill 材料未氧化时，可利用溶剂型剥离剂，例如 由EKC销售的用于剥离光阻材料的各种以酒精为主的材料，例如EKC270，剥离该些材料(与 利用TEOS制作的二氧化硅层相比大于10000:1)。图1C还显示形成于装置200上方示例 的图案化掩膜层226，例如光阻，其具有掩膜开口 226A。如图1C所示，掩膜层226的边缘位 于下方栅极电极结构212的至少其中部分的上方。
接着，如图1D所示，执行一个或多个蚀刻工艺以移除掩膜开口 226A内暴露的牺牲 材料层230、第二绝缘材料层221以及第一绝缘材料层220。此工艺从而定义多个接触开口 224，随后将在该些接触开口 224中形成自对准接触。可依据特定的应用改变接触开口 224 以及最终形成于接触开口 224中的自对准接触的尺寸、形状、位置及组态。在所示范例中， 接触开口 224具有示例的矩形组态。不过，接触开口 224以及最终的自对准接触可具有任 意理想的形状或组态。
当牺牲材料层230由DU0 材料以及Accufill 材料制成时，该些材料的蚀刻趋向 于使以氧化物为主的材料的蚀刻相对氮化硅的选择性更强，从而有助于保留接触开口 224 底部的氮化硅接触蚀刻停止层218。或者，由于栅极电极结构212由氮化硅材料所包覆，因 此可不形成牺牲材料层230而直接蚀刻层221、220。该蚀刻工艺还略微降低掩膜开口 226A 内覆盖层214的厚度及间隙壁216的高度。
接着，如图1E所示，剥离掩膜层226及牺牲材料层230的剩余部分并在装置200上 覆被沉积材料层227。层227用于后续形成装置200的多个牺牲接触结构。当层227和牺 牲栅极电极212B暴露于同一蚀刻工艺时，构成层227的材料相对牺牲栅极电极212B的材 料应当可选择性蚀刻。在一示例范例中，层227可为非晶硅、硅等，其在栅极电极结构212上方的厚度约为60至80纳米,且可借由执行多种已知沉积工艺例如化学气相沉积(chemical vapor deposition ;CVD)工艺形成。在一特定示例范例中，若牺牲栅极电极212B由锗化娃 制成，则层227可由非晶硅制成。一般而言，层227应当具有足够的厚度，以可靠地填充接 触开口 224。
接着，如图1F所示，执行CMP工艺以移除位于接触开口 224外部的层227的多余 部分，从而形成多个牺牲接触结构227C。该CMP工艺停止于栅极覆盖层214上。
接着，如图1G所示，执行蚀刻工艺以移除栅极覆盖层214并暴露牺牲栅极电极 212B,以供后续处理。该蚀刻工艺采用相对氧化物及硅具有选择性的化学剂，通常为包含高 氧流的蚀刻工艺。
接着，如图1H所示，对牺牲接触结构227C及牺牲栅极电极212B执行共同的蚀刻 工艺，以相对牺牲接触结构227C选择性移除牺牲栅极电极212B，此工艺从而形成多个栅极 开口 229。在该示例范例中，若牺牲栅极电极212B由锗化硅制成且牺牲接触结构227C由非 晶硅制成，则可利用SC-1执行该蚀刻工艺。若使用其它材料，则有必要使用不同的蚀刻化 学剂以完成相对牺牲接触结构227C的要求选择性移除牺牲栅极电极212B。此时，牺牲栅 极绝缘层212A仍位于栅极开口 229的底部。下一动作涉及形成晶体管装置的替代栅极结 构或最终栅极结构。作为该工艺的一部分，牺牲栅极绝缘层212A通常由一个或多个额外的 栅极绝缘层例如高k栅极绝缘层替代。不过，在一些情况下，如前面所述，可保留牺牲栅极 绝缘层212A作为晶体管的最终栅极绝缘层的其中一者。出于解释目的，在后面的附图中， 显示牺牲栅极绝缘层212A已被移除。可执行一个或多个蚀刻工艺来完成牺牲栅极绝缘层 212A的移除。
接着，如图1I所示，图示在栅极开口 229中形成晶体管装置的替代栅极结构或最 终栅极结构250(“RG”)。在充分阅读本申请后，本领域的技术人员将意识到，替代栅极结构 250可具有任意理想架构并由任意各种不同的材料组成。例如，替代栅极结构250可包含高 k栅极绝缘层以及一个或多个金属层，例如氮化钛、铝、钛、钽、镧、任意类型的工作功能调整 材料等。另外，与PMOS装置的替代栅极结构250相比，NMOS装置的替代栅极结构250可具 有不同的材料组合。因此，本发明不限于替代栅极电极结构250的架构的特定细节以及此 类替代栅极电极结构250所形成的方式。
在这里所述的示例范例中，形成替代栅极结构250，使其顶部表面250S相对周围 结构例如牺牲接触结构227C的顶部表面227S凹陷。可依据特定应用改变该凹部231的 大小。但一般而言，凹部231约为50至75纳米深。除了别的之外，依据替代栅极结构250 的架构的材料，可使用多种技术形成凹部231。在一示例范例中，如用于形成替代栅极结构 250的最终金属包括铝，则以下述工艺形成凹部231。首先，在装置200上以及栅极开口 229 内覆被沉积铝层，使其过量填充栅极开口 229的剩余未填充部分。接着，利用已知的回焊技 术执行回焊工艺，以将铝转换为TiAl3。随后，执行CMP工艺，以移除位于栅极开口 229上方 及外部的多余铝，亦即，该CMP工艺导致该铝层与牺牲接触结构227C的上表面227S大致齐 平。在该CMP工艺后，利用例如ACT970A10X剥离剂执行蚀刻工艺，以移除部分铝，从而可精 确控制凹部231的深度。
接着，如图1J所示，在装置200上方覆被沉积保护材料层233。层233可由多种材 料组成，例如氮化硅、氮氧化硅等。可利用例如CVD工艺形成层233，且层233的厚度应当使其能够可靠地过量填充凹部231。
接着，如图1K所示，执行CMP工艺以移除层233的多余部分并暴露牺牲接触结构 227C的上表面227S以供后续处理。借由该CMP工艺，保护覆盖层233A得以定义，保护覆 盖层233A可在后续处理中保护下方的替代栅极结构250。在一示例实施例中，保护覆盖层 233A的厚度约为20纳米。
接着，如图1L所示，执行蚀刻工艺以移除暴露的牺牲接触结构227C，从而形成多 个自对准接触开口 235。在该示例范例中，若牺牲接触结构227C由非晶硅组成，则可利用四 甲基氢氧化铵(tetra-methylammonium hydroxide ;TMAH)执行该蚀刻工艺。
接着，如图1M所示，执行蚀刻工艺以移除位于自对准接触开口 235底部的接触蚀 刻停止层218的暴露部分，且在自对准接触开口 235底部的衬底10中形成多个金属硅化物 区236，以有助于与先前形成于衬底10中的源/漏区(未图示)接触。可利用传统的硅化物 形成技术来形成金属娃化物区236。金属娃化物区236可由任意类型的难熔金属材料形成， 例如镍、钼等，或其组合。在该示例范例中，若金属硅化物区236由硅化镍制成，则可利用 CVD工艺沉积镍层，执行初始退火步骤，剥离未反应镍材料，接着执行第二退火步骤，从而形 成该些金属硅化物区域。本发明不限于金属硅化物区236的特定材料及其形成方式。
接着，如图1N所示，形成装置200的下一工艺涉及形成多个图示的自对准导电接 触240 (“SAC”)，其电性耦接金属硅化物区236。可借由执行现有技术形成自对准导电接触 240，且自对准导电接触240可由多种不同的材料组成。例如，当自对准导电接触240由钨 组成时，可在装置200上方及自对准接触开口 235内沉积一个或多个阻挡层，例如钛/氮化 钛。出于清楚目的，附图中未显示与形成自对准导电接触240相关联的任意阻挡层。随后， 可在装置200上方覆被沉积导电材料层，例如钨。接着，执行CMP工艺，以移除该导电材料 层的多余部分，从而定义自对准接触240C。若自对准接触240由铝组成，则采用如前所述形 成替代栅极结构250的其中部分的工艺，亦即，沉积铝层，接着执行回焊工艺，接着执行CMP 工艺以移除多余材料，从而形成接触240。
从此点之后，可在装置200上执行额外的处理操作，例如利用已知技术在装置200 上方形成额外的金属化层(未图示)。该些额外金属化层的导电结构还可由多种材料组成， 例如铜。当然，金属化层的总数可依据制造的特定装置而变化。
由于本领域技术人员可借助这里的教导很容易地以不同但等同的方式修改并实 施本发明，因此上述特定的实施例仅为说明性质。例如，可以不同的顺序执行上述工艺步 骤。而且，本发明并不限于这里所示架构或设计的细节，而是如下面的权利要求所述。因 此，显然，可对上面提供的特定实施例进行修改或变更，所有此类变更落入本发明的范围及 精神内。因此，权利要求书规定本发明的保护范围。
权利要求
1.一种方法，包括:形成两相互隔开的牺牲栅极电极，该牺牲栅极电极由第一材料组成；形成由第二材料组成的牺牲接触结构，其中，该第二材料相对该第一材料可选择性蚀刻；以及在该两相互隔开的牺牲栅极电极及该牺牲接触结构上执行共同的蚀刻工艺，以相对该牺牲接触结构选择性移除该两相互隔开的牺牲栅极电极结构。
2.根据权利要求1所述的方法，其中，该两牺牲栅极电极的该移除导致两栅极电极开口的形成，以及其中，该方法进一步包括在各该栅极开口中形成替代栅极电极结构。
3.根据权利要求2所述的方法，进一步包括在各该替代栅极电极结构上方形成保护覆盖层。
4.根据权利要求3所述的方法，进一步包括:在该牺牲接触结构上执行另一蚀刻工艺以移除该牺牲接触结构，且从而定义在该替代栅极电极结构之间的自对准接触开口 ；以及在该自对准接触开口中形成最终自对准接触结构。
5.根据权利要求1所述的方法，其中，该第一材料为娃-锗及氮化娃的其中一者，该第二材料为硅。
6.根据权利要求2所述的方法，其中，该替代栅极电极结构包括金属层以及高k介电材料。
7.根据权利要求4所述的方 法，其中，该最终自对准接触结构包括金属。
8.根据权利要求2所述的方法，其中，该各该牺牲栅极电极形成于牺牲栅极绝缘层上方，且其中，该方法进一步包括在移除该两相互隔开的牺牲栅极电极结构后，在该栅极开口中形成该替代栅极电极结构之前移除该牺牲栅极绝缘层。
9.根据权利要求4所述的方法，其中，在该自对准接触开口中形成该最终自对准接触结构之前，在形成于半导体衬底中的源/漏区上形成金属硅化物区，且其中，该方法进一步包括形成该最终自对准接触以导电接触该金属硅化物区。
10.根据权利要求2所述的方法，其中，该替代栅极电极由TiAl3组成。
11.根据权利要求1所述的方法，其中，该两相互隔开的牺牲栅极电极形成于该牺牲接触结构的该形成之前。
12.—种方法,包括:在半导体衬底上方形成两相互隔开的牺牲栅极电极，该牺牲栅极电极由第一材料组成；在该两相互隔开的牺牲栅极电极之间形成由第二材料组成的牺牲接触结构，其中，该第二材料相对该第一材料可选择性蚀刻；在该两相互隔开的牺牲栅极电极及该牺牲接触结构上执行共同的蚀刻工艺，以相对该牺牲接触结构选择性移除该两相互隔开的牺牲栅极电极结构，其中该两牺牲栅极电极的该移除导致两栅极电极开口的形成；在各该栅极开口中形成替代栅极电极结构；在各该替代栅极电极结构上方形成保护覆盖层；形成该保护覆盖层后，在该牺牲接触结构上执行另一蚀刻工艺以移除该牺牲接触结构，且从而定义在该替代栅极电极结构之间的自对准接触开口 ；以及在该自对准接触开口中形成最终自对准接触结构。
13.根据权利要求12所述的方法，其中，该第一材料为硅-锗及氮化硅的其中一者，且该第二材料为硅。
14.根据权利要求12所 述的方法，其中，各该替代栅极电极结构包括金属层以及高k介电材料。
全文摘要
本发明提供利用牺牲栅极电极及牺牲自对准接触结构形成半导体装置的方法。在一范例中，该方法包含形成由第一材料组成的两相互隔开的牺牲栅极电极，形成由第二材料组成的牺牲接触结构，其中，该第二材料相对该第一材料可选择性蚀刻，以及在该两相互隔开的牺牲栅极电极及该牺牲接触结构上执行蚀刻工艺，以相对该牺牲接触结构选择性移除该两相互隔开的牺牲栅极电极结构。
文档编号H01L21/28GK103137554SQ20121049565
公开日2013年6月5日 申请日期2012年11月28日 优先权日2011年11月28日
发明者A·卫, P·巴尔斯, E·盖斯 申请人:格罗方德半导体公司