一种半导体器件及其制造方法、电子装置的制造方法
【技术领域】
[0001]本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子
目.ο
【背景技术】
[0002]在下一代集成电路的制造工艺中，对于互补金属氧化物半导体(CMOS)的栅极的制作，通常采用后栅极(gate-last)工艺。典型的后栅极工艺的过程包括:首先，在半导体衬底上形成伪栅极结构，所述伪栅极结构通常由自下而上层叠的界面层、高k介电层、覆盖层(capping layer)和牺牲栅电极层构成；然后，在伪栅极结构的两侧形成栅极间隙壁结构，之后去除伪栅极结构中的牺牲栅电极层；接着，在留下的沟槽内依次沉积功函数金属层(workfunct1n metal layer)、阻挡层(barrier layer)和浸润层(wetting layer);最后进行金属栅(通常为铝)的填充。采用上述工艺制作的晶体管结构通常称为高k介电层/金属栅晶体管。
[0003]在去除牺牲栅电极层之后，通常采用沉积工艺在留下的沟槽内形成上述各层材料，包括原子层沉积(ALD)、化学气相沉积(CVD)和物理气相沉积(PVD)等。其中，前两种沉积工艺可以在所述沟槽的底部和侧壁形成很好的共形覆盖层，但是随着沉积层数的增加，使得所述沟槽的顶部开口越来越小，影响后续金属栅的填充；物理气相沉积工艺则可以通过控制相关参数使上述各层材料仅沉积在所述沟槽的底部，但是在填充具有高深宽比结构的沟槽时，溅射出的原子由于散射效应在未完成底部沉积的情况下，已经先将所述沟槽的顶部开口封住，也会影响后续金属栅的填充，同时会在填充的金属栅中形成空隙，进而导致高k介电层/金属栅晶体管的失效。
[0004]因此，需要提出一种方法，以解决上述问题。
【发明内容】
[0005]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:提供半导体衬底，在所述半导体衬底上依次形成高k介电层、覆盖层、牺牲栅电极层和图案化的硬掩膜层；以所述硬掩膜层为掩膜，蚀刻去除部分所述牺牲栅电极层；在所述硬掩膜层和剩余的所述牺牲栅电极层的侧壁上形成侧墙；去除未被所述硬掩膜层和所述侧墙所遮蔽的牺牲栅电极层，露出下方的所述覆盖层；蚀刻所述露出的覆盖层及其下方的所述高k介电层，直至露出所述半导体衬底；去除所述侧墙，在所述半导体衬底上形成伪栅极结构。
[0006]在一个示例中，在所述高k介电层和所述半导体衬底之间还形成有界面层。
[0007]在一个示例中，所述硬掩膜层的材料为氧化物或氮化硅，其厚度为2nm-20nm。
[0008]在一个示例中，采用干法蚀刻去除部分所述牺牲栅电极层，所述干法蚀刻的蚀刻气体为HBr、CF4、SF6或NF3，所述蚀刻去除的牺牲栅电极层的厚度为所述牺牲栅电极层的总厚度的60% -90%。
[0009]在一个示例中，形成所述侧墙的步骤包括:沉积侧墙材料层，以覆盖所述硬掩膜层和所述剩余的牺牲栅电极层；采用各向异性的干法蚀刻工艺蚀刻所述侧墙材料层，以形成所述侧墙。
[0010]在一个示例中，所述侧墙材料层的材料为氧化物或氮化硅，其厚度为2nm-20nm。
[0011]在一个示例中，实施所述沉积之前，还包括执行湿法清洗的步骤，以去除前述蚀刻所产生的蚀刻残留物和杂质。
[0012]在一个示例中，采用湿法蚀刻实施去除未被所述硬掩膜层和所述侧墙所遮蔽的牺牲栅电极层，所述湿法蚀刻的腐蚀液为四甲基氢氧化铵或氢氧化钾。
[0013]在一个示例中，所述四甲基氢氧化铵的浓度为1% _5%，温度为20°C -50°C。
[0014]在一个示例中，采用干法蚀刻蚀刻所述露出的覆盖层及其下方的所述高k介电层，所述干法蚀刻的工艺参数包括:蚀刻气体包含Cl2、BCl3和CH4,其流量分别为50sccm_500sccm、lOsccm-lOOsccm 和 2sccm_20sccm,压力为 2mTorr_50mTorro
[0015]在一个示例中，采用干法蚀刻或者湿法蚀刻去除所述侧墙。
[0016]在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件。
[0017]在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。
[0018]根据本发明，可以有效改善后续实施的金属栅填充的间隙填充效果，避免在填充的金属栅中形成空隙。
【附图说明】
[0019]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0020]附图中:
[0021]图1A-图1G为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；
[0022]图2为根据本发明示例性实施例一的方法依次实施的步骤的流程图。
【具体实施方式】
[0023]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0024]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件及其制造方法、电子装置。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0025]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0026][示例性实施例一]
[0027]参照图1A-图1G，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。
[0028]首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底100的构成材料选用单晶硅。在半导体衬底100中形成有将半导体衬底100分为NMOS区和PMOS区的隔离结构、各种阱(well)结构等，为了简化，图示中予以省略。
[0029]接下来，作为一个示例，在半导体衬底100上依次形成高k介电层101、覆盖层102和牺牲栅电极层103。高k介电层101的k值(介电常数)通常为3.9以上，其构成材料可以为氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化铝等。覆盖层102的材料包括氮化钛或氮化钽。牺牲栅电极层103的材料包括多晶硅。形成以上各层可以采用本领域技术人员所熟习的各种适宜的工艺技术，例如采用化学气相沉积工艺形成高k介电层101和牺牲栅电极层103，采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成覆盖层102。覆盖层102可以抑制后续形成的金属栅极结构中的金属栅极材料(通常为铝)向高k介电层101中的扩散。在半导体衬底100和高k介电层101之间还可以形成界面层，其可以改善高k介电层101与半导体衬底100之间的界面特性。界面层的材料包括氧化物，例如硅氧化物(S1x)，可以采用热氧化工艺形成界面层。
[0030]然后，在牺牲栅电极层103上形成图案化的硬掩膜层104。作为示例，在本实施例中，硬掩膜层104的材料可以为氧化物、氮化硅等，其厚度为2nm-20nm。形成图案化的硬掩膜层104的步骤包括:在牺牲栅电极层103上沉积硬掩膜层104 ;在硬掩膜层104上形成光刻胶层，并通过曝光、显影等工艺在光刻胶层中形成所述图案；以具有所述图案的光刻胶层为研磨，蚀刻硬掩膜层104 ;通过灰化工艺去除所述光刻胶层。
[0031]接着，如图1B所示，以硬掩膜层104为掩膜，蚀刻去除部分牺牲栅电极层103。作为示例，在本实施例中，采用干法蚀刻实施所述去除，所述干法蚀刻的蚀刻气体可以为HBr, CF4, SF6或NF3，蚀刻去除的牺牲栅电极层103的厚度为牺牲栅电极层103的总厚度的60% -90%。
[0032]接着，如图1C所示，沉积侧墙材料层105，以覆盖硬掩膜层104和剩余的牺牲栅电极层103。作为示例，在本实施例中，采用共形沉积工艺形成侧墙材料层105。侧墙材料层105的材料可以为氧化物、氮化硅等，其厚度为2nm-20nm。实施所述沉积之前，还包括执行湿法