一种半导体器件及其制造方法、电子装置的制造方法
【技术领域】
[0001]本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子
目.ο
【背景技术】
[0002]在下一代集成电路的制造工艺中，对于互补金属氧化物半导体(CMOS)的栅极的制作，通常采用后栅极(gate-last)工艺。典型的后栅极工艺的过程包括:首先，在半导体衬底上形成伪栅极结构，所述伪栅极结构通常由自下而上层叠的界面层、高k介电层、覆盖层(capping layer)和牺牲栅电极层构成；然后，在伪栅极结构的两侧形成栅极间隙壁结构，之后去除伪栅极结构中的牺牲栅电极层；接着，在留下的沟槽内依次沉积功函数金属层(workfunct1n metal layer)、阻挡层(barrier layer)和浸润层(wetting layer);最后进行金属栅(通常为铝)的填充。采用上述工艺制作的晶体管结构通常称为高k介电层/金属栅晶体管。
[0003]在去除牺牲栅电极层之后，通常采用沉积工艺在留下的沟槽内形成上述各层材料，包括原子层沉积(ALD)、化学气相沉积(CVD)和物理气相沉积(PVD)等。其中，前两种沉积工艺可以在所述沟槽的底部和侧壁形成很好的共形覆盖层，但是随着沉积层数的增加，使得所述沟槽的顶部开口越来越小，影响后续金属栅的填充；物理气相沉积工艺则可以通过控制相关参数使上述各层材料仅沉积在所述沟槽的底部，但是在填充具有高深宽比结构的沟槽时，溅射出的原子由于散射效应在未完成底部沉积的情况下，已经先将所述沟槽的顶部开口封住，也会影响后续金属栅的填充。
[0004]因此，需要提出一种方法，以解决上述问题。
【发明内容】
[0005]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:提供半导体衬底，在所述半导体衬底上形成有包括自下而上层叠的高k介电层和牺牲栅电极层的伪栅极结构，在所述伪栅极结构的两侧依次形成有层叠的偏移侧墙和主侧墙；在所述半导体衬底上形成牺牲材料层，覆盖所述伪栅极结构的顶部；实施第一回蚀刻以去除部分所述牺牲材料层，露出部分所述主侧墙和部分所述偏移侧墙；实施第二回蚀刻以同时去除露出的所述主侧墙和偏移侧墙，露出所述伪栅极结构中的部分牺牲栅电极层；在露出的所述部分牺牲栅电极层的顶部和侧壁外延生长另一牺牲栅电极层；去除剩余的所述牺牲材料层，并在半导体衬底上形成层间介电层，以覆盖所述伪栅极结构的顶部。
[0006]在一个示例中，在所述高k介电层和所述半导体衬底之间还形成有界面层，在所述高k介电层和所述牺牲栅电极层之间还形成有覆盖层。
[0007]在一个示例中，采用旋涂工艺形成所述牺牲材料层，所述牺牲材料层的构成材料为具有优良间隙填充能力和热稳定性的材料。
[0008]在一个示例中，所述牺牲材料层的构成材料为DU0。
[0009]在一个示例中，实施所述第二回蚀刻之后，露出的所述部分牺牲栅电极层的高度为 50-300 埃。
[0010]在一个TK例中，所述另一牺牲栅电极层为娃层、锗娃层或者碳娃层，厚度为1-1Onm0
[0011]在一个示例中，采用干法蚀刻或湿法蚀刻去除剩余的所述牺牲材料层。
[0012]在一个示例中，去除剩余的所述牺牲材料层之后形成所述层间介电层之前，还包括采用湿法蚀刻去除剩余的所述主侧墙的步骤。
[0013]在一个示例中，形成所述层间介电层之后，还包括以下步骤:执行化学机械研磨，直至露出所述伪栅极结构的顶部；去除所述伪栅极结构中的所述牺牲栅电极层和所述另一牺牲栅电极层，在形成的栅沟槽内沉积金属栅极材料层；执行另一化学机械研磨，直至露出所述层间介电层的顶部。
[0014]在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件，所述半导体器件中的金属栅极材料层的顶部宽度大于底部宽度。
[0015]在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。
[0016]根据本发明，可以增大所述伪栅极结构的顶部宽度以及高度，进而增大后续填充金属栅极时的工艺窗口，减小栅极电阻。
【附图说明】
[0017]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0018]附图中:
[0019]图1A-图1F为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；
[0020]图2为根据本发明示例性实施例一的方法依次实施的步骤的流程图。
【具体实施方式】
[0021]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0022]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件及其制造方法、电子装置。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0023]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0024][示例性实施例一]
[0025]参照图1A-图1F，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。
[0026]首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底100的构成材料选用单晶硅。在半导体衬底100中形成有隔离结构101，作为示例，隔离结构101为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。隔离结构101将半导体衬底100分为PFET区和NFET区。半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。
[0027]在半导体衬底100上形成有伪栅极结构102，作为一个示例，伪栅极结构102可包括自下而上依次层叠的高k介电层102a和牺牲栅电极层102b。高k介电层102a的材料可包括氧化铪、氧化铪娃、氮氧化铪娃、氧化镧、氧化错、氧化错娃、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等,特别优选的是氧化铪、氧化锆和氧化铝。牺牲栅电极层102b的材料可包括多晶硅、单晶硅等。作为另一个示例，在高k介电层102a和半导体衬底100之间还形成有界面层，在高k介电层102a和牺牲栅电极层102b之间还形成有覆盖层(capping layer),为了简化，图示中予以省略。界面层可以改善高k介电层102a与半导体衬底100之间的界面特性，覆盖层可以抑制后续形成的金属栅极结构中的金属栅极材料(通常为铝)向高k介电层102a中的扩散。界面层的材料可包括硅氧化物(S1x)。覆盖层的材料可包括氮化钛和氮化钽。形成以上各层可以采用本领域技术人员所熟习的各种适宜的工艺技术，例如采用热氧化工艺形成界面层，采用化学气相沉积工艺形成高k介电层102a和牺牲栅电极层102b，采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成覆盖层。
[0028]在伪栅极结构102的顶部形成有栅极硬掩蔽层102c，其构成材料可以为氮化硅。在伪栅极结构102的两侧形成有紧靠伪栅极结构102的偏移侧墙103a。偏移侧墙103a由氧化物、氮化物或者二者的组合构成。在偏移侧墙103a的旁边形成有主侧墙103b，其构成材料可以为氮化娃。形成偏移侧墙103a和主侧墙103b的工艺过程为本领域技术人员所熟习，在此不再加以赘述。在偏移侧墙103a两侧的半导体衬底100中形成有轻掺杂源/漏区(LDD)，在主侧墙103b两侧的半导体衬底100中形成有重掺杂源/漏区，为了简化，图示中予以省略。
[0029]在位于PFET区的半导体衬底100中形成有嵌入式锗硅层104，为了提升嵌入式锗硅层104对半导体衬底100中的沟道区施加的压应力，嵌入式锗硅层104的横截面通常呈Σ状。可选地，在位于NFET区的半导体衬底100中形成有嵌入式碳硅层，为了简化，图示中予以省略。在嵌入式锗硅层104的顶部以及位于NFET区的半导体衬底100中的源/漏区的顶部形成有自对准硅化物105。形成嵌入式锗硅层104和自对准硅化物105的工艺过程为本领域技术人员所熟习，在此不再加以赘述。
[0030]接着，如图1B所示，在半导体衬底100上形成牺牲材料层106，覆盖伪栅极结构10