一种半导体器件的制备方法
【技术领域】
[0001]本发明涉及半导体制造工艺，尤其涉及一种半导体器件的制备方法。
【背景技术】
[0002]随着半导体技术发展到纳米技术节点，在CMOS工艺中开始使用应力技术来提高半导体器件的性能。影响场效应晶体管性能的主要因素在于载流子的迁移率，其中载流子的迁移率会影响沟道中电流的大小。场效应晶体管中载流子迁移率的下降不仅会降低晶体管的切换速度，而且还会使开和关时的电阻差异缩小。因此，在互补金属氧化物半导体场效应晶体管(CMOS)的发展中，有效提高载流子迁移率一直都是晶体管结构设计的重点之一。
[0003]常规上，CMOS器件制造技术中，通过图形化沉积于半导体衬底的高k介电层、覆盖层、伪栅极层、硬掩膜层，分别形成NMOS虚拟栅极结构和PMOS虚拟栅极结构。但是由于PMOS虚拟栅极结构和NMOS虚拟栅极结构之间的空隙非常小，为了获得侧壁轮廓良好的虚拟栅极图案图形化后在两者之间往往存在覆盖层的残余，并由于其覆盖作用将导致后序工艺中也难以将高K材料层完全去除，从而导致半导体器件的桥连和短路问题，并最终导致半导体器件的良率降低。
[0004]为提高器件性能，在分别形成P型金属氧化物半导体场效应晶体管(PMOS)和N型金属氧化物半导体场效应晶体管(NMOS)后，对PMOS和NMOS分别进行处理，例如，在PMOS器件的制造方法中采用压应力材料，而在NMOS器件中采用张应力材料，以向沟道区施加适当的应力，从而提高载流子的迁移率。考虑到工艺的复杂性，通常会在半导体衬底的表面上以及栅极结构周围形成应力引入衬里，以形成应力。为了使应力引入衬里更靠近沟道区，以便对沟道区施加适当的应力，并且同时增大层间介电层(ILD)间隙填充窗口，通常会在形成源/漏区之后去除位于栅极结构两侧的间隙壁结构。这被称为应力邻近技术(又称SPT技术)。然而，常规SPT技术中，仍然无法解决覆盖层的残留问题，从而无法避免半导体器件中桥连和短路问题的存在。
【发明内容】
[0005]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0006]为了解决现有技术中存在的问题，本发明提出了一种半导体器件的制备方法，包括:提供半导体衬底，在所述半导体衬底中形成有隔离结构，将所述半导体衬底分为NMOS区和PMOS区；在所述半导体衬底上依次沉积高k介电层、覆盖层、伪栅极层、硬掩膜层；图形化所述高k介电层、覆盖层、伪栅极层、硬掩膜层，以形成NMOS虚拟栅极结构和PMOS虚拟栅极结构；执行干法刻蚀的应力邻近工艺以去除所述NMOS虚拟栅极结构和PMOS虚拟栅极结构之间残余的所述覆盖层和高k介电层。
[0007]在一实施例中，在形成所述NMOS虚拟栅极结构和PMOS虚拟栅极结构之后，在所述NMOS虚拟栅极结构和PMOS虚拟栅极结构的侧壁上形成偏移侧壁，然后执行浅掺杂形成浅掺杂区；在所述偏移侧壁外形成间隙壁，然后执行离子注入形成源漏区。所述偏移侧壁为氧化物层；所述间隙壁为Si02、SiN, S1CN中一种或者几种的组合构成，厚度为5-50nm。
[0008]在一实施例中，在形成源漏区之后，执行自对准硅化物工艺，以在所述半导体衬底上形成自对准硅化物。所述自对准硅化物为硅化镍。
[0009]在一实施例中，在执行自对准硅化物工艺后，执行湿法刻蚀工艺以去除所述硬掩膜层和间隙壁；所述湿法刻蚀的腐蚀液为H3PO4，刻蚀温度为130-180°C。
[0010]在一实施例中，在所述高k介电层的下方形成界面层。
[0011]在一实施例中，所述干法刻蚀的蚀刻气体为CF4、CHF3, CH2F2和02，CF4的流量为5-10sccm, CHF3 的流量为 lO-lOOsccm, CH2F2 的流量为 lO-lOOsccm, O2 的流量为 10-200sccm,功率为100-1000W，压力为2-50mTorr，时间为5-20S。
[0012]在一实施例中，在所述干法刻蚀的应力邻近工艺之后，所述方法还包括:在所述半导体衬底上形成接触孔刻蚀停止层；沉积层间介电层并平坦化，以填充所述半导体器件中的间隙；去除所述虚拟栅极，然后形成金属栅极，在所述金属栅极上方形成金属层以及接触孔，以形成电连接。
[0013]根据本发明提供的方法，在干法刻蚀的STP工艺中完全地去除NMOS虚拟栅极结构和PMOS虚拟栅极结构之间残余的覆盖层和高k介电层，在获得侧壁轮廓良好的虚拟栅极图案的同时有效地解决了半导体器件内的桥连与短路问题，从而显著提升器件的良品率和性能，并将对整个工艺流程的影响降到最小。
【附图说明】
[0014]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
[0015]图la、2a、3a、4a为根据本发明一个实施方式的制作半导体器件的工艺流程中各步骤所获得的器件的剖视图；
[0016]图lb、2b、3b、4b为对应图la、2a、3a、4a的AA方向截面图；
[0017]图5为根据本发明一个实施方式的制作半导体器件的流程图。
【具体实施方式】
[0018]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0019]为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述半导体器件的制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0020]应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0021]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接至『或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
[0022]现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
[0023]图5为根据本发明一个实施方式的采用SPT工艺制作半导体器件的流程图，图la、2a、3a、4a为根据本发明一个实施方式的采用SPT工艺制作半导体器件的工艺流程中各步骤所获得的器件的剖视图，图lb、2b、3b、4b为对应图la、2a、3a、4a的AA方向截面图。下面将结合图5和图la-4b来详细说明本发明的方法。
[0024]执行步骤301，提供半导体衬底100，如图1a和图1b所示，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，半导体衬底100的构成材料选用单晶硅。
[0025]执行步骤302，在半导体衬底100中形成隔离结构110，作为示例，隔离结构110为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，隔离结构I1将半导体衬底100分为NMOS区和PMOS区。
[0026]执行步骤303，在半导体衬底100上依次沉积高k介电层201、覆盖层(cappinglayer) 202、伪栅极层203、硬掩膜层204。高k介电层201的材料包括氧化铪、氧化铪硅、氮氧化铪娃、氧化镧、氧化错、氧化错娃、氧化钛、氧化钽、氧化钡银钛、氧化钡钛、氧化银钛、氧化铝等，特别优选的是氧化铪、氧化锆或氧化铝。覆盖层202的材料可包括氮化钛和氮化钽，在本实施例中为氮化钛。覆盖层202用于保护其下方的高k介电层201。伪栅极层203的材料可包括多晶硅、氮化硅或无定形碳，在本实施例中为多晶硅。硬掩膜层204的材料可以是氮化物或者是其它具有叠层结构的复合层，优选为氮化硅。硬掩膜层204的厚度可以为800埃至2500埃。
[0027]在一实施例中，在高k介电层201的下方可以形成界面层，形成界面层的作用是改善高k介电层201与半导体衬底100之间的界面特性，界面层的材料包括硅氧化物(S1x)。为了简化，图中未示出所述界面层。
[0028]执行步骤304，图形化所述高k介电层201、覆盖层202、伪栅极层203、硬掩膜层204，以形成NMOS虚拟栅极结构210和PMOS虚拟栅极结构220，其中，NMOS虚拟栅极结构210位于所述NMOS区域、PMOS虚拟栅极结构220位于所述PMOS区域、NMOS虚拟栅极结构210和PMOS虚拟栅极结构220之间的空隙位于隔离结构110上方。具体地，在所述硬掩膜层203上形成图案化的光刻胶层，所述光刻胶层定义了所述虚拟栅极结构的图案。然后以所述光刻胶层为掩膜，刻蚀所述硬掩膜层203，将图案转移至所述硬掩膜层203中，以灰化等方法去除光刻胶层。然后再以所述硬掩膜层203为掩膜，依次刻蚀伪栅极层203、覆盖层202、高k介电层201，但保留隔离结构110上的高k介电层201。优选地，采用干法刻蚀工艺刻蚀硬掩膜层204、伪栅极层