一种半导体器件及其制备方法、电子装置的制造方法
【技术领域】
[0001]本发明涉及半导体制造领域，具体地，本发明涉及一种半导体器件及其制备方法、电子装置。
【背景技术】
[0002]随着对于高容量的半导体存储装置需求的日益增加，这些半导体存储装置的集成密度受到人们的更多关注，为了增加半导体存储装置的集成密度，现有技术中采用了许多不同的方法，例如通过减小存储单元尺寸和/或改变结构单元而在单一晶圆上形成更多个存储单元，对于通过改变单元结构增加集成密度的方法来说，已经尝试过通过改变有源区的平面布置或改变单元布局来减小单元面积。
[0003]NAND闪存是一种比硬盘驱动器更好的存储方案，由于NAND闪存以页为单位读写数据，所以适合于存储连续的数据，如图片、音频或其他文件数据；同时因其成本低、容量大且写入速度快、擦除时间短的优点在移动通讯装置及便携式多媒体装置的存储领域得到了广泛的应用。目前，为了提高NAND闪存的容量，需要在制备过程中提高NAND闪存的集成密度。
[0004]在所述NAND闪存制备过程中，首先形成掩膜层、浮栅结构以及位于所述掩膜层、浮栅结构之间的浅沟槽隔离结构，然后执行存储单元打开(cell open, COPEN)的步骤，所述COPEN步骤是指去除部分所述浅沟槽隔离结构中的氧化物，以露出所述浮栅结构的部分侧壁，以便后续制备的ONO介质层和控制栅极能和所述浮栅结构形成稳定的接触，避免由于器件尺寸减小引起接触不稳定的情况。
[0005]常规的COPEN步骤之后得到的所述浮栅结构的部分侧壁是竖直的(vertical)，而且所述侧壁在蚀刻过程中被损坏，对所述半导体器件的存储能力造成影响，使所述半导体器件的编程速度降低，甚至失效。
[0006]因此，需要对目前NAND制备方法作进一步的改进，以便消除上述问题。
【发明内容】
[0007]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0008]为了解决所述在现有技术中存在的问题，提供了一种半导体器件的制备方法，包括:
[0009]提供半导体衬底，在所述半导体衬底上形成有若干个由浮栅结构和掩膜层形成的叠层，在相邻的所述叠层之间形成有向下延伸至所述半导体衬底中的浅沟槽隔离结构；
[0010]去除所述掩膜层，以露出所述浮栅结构；
[0011]回蚀刻去除所述浅沟槽隔离结构中的部分氧化物，以露出所述浮栅结构的部分侧壁。
[0012]可选地，所述回蚀刻选用包括O2的刻蚀气氛，以使露出的所述浮栅结构的部分侧壁更加圆滑。
[0013]可选地，所述刻蚀气氛还进一步包括C4F8和CO。
[0014]可选地，在露出所述浮栅结构的部分侧壁之后，所述方法还进一步包括执行湿法清洗的步骤。
[0015]可选地，所述湿法清洗步骤中选用DHF。
[0016]可选地，所述掩膜层选用SiN。
[0017]可选地，选用H3POJi刻去除所述掩膜层。
[0018]可选地，选用地毯式干法蚀刻去除所述浅沟槽隔离结构中的部分氧化物。
[0019]可选地，形成所述叠层和浅沟槽隔离结构的方法包括:
[0020]提供半导体衬底，在所述半导体衬底上形成浮栅层和掩膜层；
[0021]图案化所述浮栅层、所述掩膜层和所述半导体衬底，以形成若干相互隔离的所述叠层以及位于所述叠层之间的浅沟槽；
[0022]在所述浅沟槽中填充隔离材料，以形成所述浅沟槽隔离结构。
[0023]本发明还提供了一种基于上述的方法制备得到的半导体器件。
[0024]本发明还提供了一种电子装置，包括所述的半导体器件。
[0025]本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，所述方法改变了现有技术中的工艺步骤，在形成所述浅沟槽隔离结构之后，执行COPEN工艺步骤之前，去除浮栅结构上的掩膜层，以保护所述浮栅结构的侧壁不受损坏，并且在所述COPEN工艺步骤中选用和所述浮栅结构具有较大蚀刻选择比的蚀刻方法，以降低对所述浮栅结构侧壁的损坏，同时使所述浮栅结构的侧壁更加圆滑，以提高与后续形成的控制栅极结构之间的耦合性能，进一步提高器件的性能和良率。
【附图说明】
[0026]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
[0027]图1a-1c为现有技术中半导体器件制备过程的剖面示意图；
[0028]图2a_2c为本发明实施例中半导体器件制备过程的剖面示意图；
[0029]图3为现有技术中半导体器件的SEM示意图；
[0030]图4为本发明实施例中半导体器件的SEM示意图；
[0031]图5为本发明实施例中半导体器件制备的工艺流程图。
【具体实施方式】
[0032]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0033]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0034]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接至『或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0035]空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
[0036]在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0037]为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0038]实施例1
[0039]目前制备半导体器件的方法如图1a-1c所示，如图1a所示，首先提供半导体衬底101，在所述半导体衬底101上形成有浮栅结构102，所述浮栅结构102上形成有掩膜层104，所述浮栅结构102之间形成有浅沟槽隔离结构103，接着去除部分所述浅沟槽隔离结构103中的部分氧化物，即执行存储单元打开的步骤(cell open, COPEN)，以露出所述浮栅结构102的部分侧壁，如图1b所示，最后去除所述掩膜层104，在该步骤中选用H3PO4蚀刻去除所述掩膜层104，在去除掩膜层104过程中，由于所述浮栅结构102的部分侧壁暴露在H3PO4蚀刻液中，使所述浮栅结构102的侧壁受到损坏，如图1c和图3所示，此外，在COPEN步骤中选用CF4和N2O的刻蚀气氛，使所述浮栅结构102的侧壁呈竖直的(vertical)轮廓，对后续步骤中形成的控制栅结构的耦合(coupling)造成影响。
[0040]本发明为了解决上述问题对所述半导体器件的制备工艺步骤以及所述步骤中的参数进行了改进，以便消除上述问题，下面结合附图2a_2c对本发明所述半导体器件的制备方法作进一步的说明。
[0041]首先，执行步骤201，提供半导体衬底201，在所述半导体衬底201上依次形成浮栅层和掩膜层204。
[0042]具体地，如图2a所示，其中，所述半导体衬底201可以是以下所提到的材料中的至少一种:硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
[0043]在所述半导体衬底上形成浮栅层、掩膜层204，并且图案化，以形成浮栅结构202和浅沟槽。
[0044]具体地，如图2a所示