一种半导体器件及其制作方法、电子装置的制造方法
【技术领域】
[0001]本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子
目.ο
【背景技术】
[0002]半导体器件的集成度按摩尔定律每18个月翻一翻。随着半导体产业的深入发展，摩尔定律受到越来越多的阻碍，要实现摩尔定律所付出的成本越来越高，然而人们对于半导体产品高性能的要求却从未停止。目前，通过改变半导体产品封装形式的方向寻求提高产品性能的途径，三维堆叠封装随之而产生。
[0003]三维堆叠封装可以在更小的空间内集成更多的半导体芯片，采用三维堆叠封装的产品拥有更高的性能、更高的可靠性，以及更低的价格。3D叠层封装采用了混合互连技术，以适应不同元器件间的垂直互连，如芯片与芯片、芯片与圆片、芯片与基板等，可根据需要采用倒装、引线键合和TSV等互连技术进行多芯片的叠层封装，从而缩短了芯片间的互连长度。
[0004]2.f5D或3D封装要求芯片或晶粒(die)足够薄以应对键合和封装的需要，通常使用背部研磨抛光工艺(polish)来实现晶圆的减薄，而研磨抛光过程经常会导致晶圆的破坏，尤其对于超薄化工艺所要求的减薄晶圆厚度〈50 μ m时，在这个厚度上，硅片很难容忍减薄工艺中的磨削对硅片的损伤及内在应力，其刚性也难以使硅片保持原有的平整状态，很容易导致晶圆的破损，进而影响产品的合格率，增加生产成本。
[0005]因此，为了解决上述技术问题，有必要提出一种新的制作方法。
【发明内容】
[0006]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0007]为了克服目前存在问题，本发明实施例一提出一种半导体器件的制作方法，包括:提供硅衬底；根据预形成悬空硅层的厚度设定硅着陆节距后，图案化所述硅衬底以形成所述悬空硅层；在所述悬空硅层上形成器件；进行切割工艺。
[0008]进一步，若预形成所述悬空硅层的厚度较大，则设定较大的硅着陆节距。
[0009]进一步，所述较大的硅着陆节距包括一个或多个曝光单元的大小。
[0010]进一步，所述曝光单元同时曝光数个晶粒。
[0011]进一步，若所述悬空硅层的厚度比较小时，则设定较小的硅着陆节距。
[0012]进一步,所述较小的娃着陆节距包括一个晶粒的大小。
[0013]进一步，进行所述切割时，切割线要避开硅着陆区，以使所述悬空硅层和所述硅衬底分开。
[0014]进一步，所述悬空硅层的制作方法选自等离子体同向刻蚀超薄埋氧层技术、注氢氦技术或真空介质埋层技术。
[0015]进一步，所述器件包括用标准MOS工艺制作的MOSFET器件。
[0016]本发明实施例二提供一种采用上述方法制作的半导体器件，所述方法不包括研磨减薄步骤。
[0017]本发明实施例三提供一种电子装置，其包括实施例二中所述的半导体器件。
[0018]综上所述，根据本发明的制作方法，不需要使用研磨工艺对芯片进行减薄处理，即可满足对芯片厚度的要求，有效避免了在研磨制程时对芯片造成的损伤和破坏，提高了产量和良品率，降低了成产成本。
【附图说明】
[0019]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0020]附图中:
[0021]图1a-1c为根据本发明实施例一中方法制备厚度较大SON层的示意图；
[0022]图2a_2c为根据本发明实施例一中方法制备厚度较小SON层的示意图；
[0023]图3a_3c为根据真空介质埋层技术形成悬空硅层的示意图；
[0024]图4为根据本发明实施例一中方法依次实施步骤的流程图；
[0025]图5a_5b为根据本发明实施例一中方法切割线的设置图。
【具体实施方式】
[0026]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0027]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0028]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接至『或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0029]空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
[0030]在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0031]为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0032]实施例一
[0033]下面结合附图对本发明的一具体地实施方式做进一步的说明。
[0034]首先，执行步骤401，提供硅衬底。所述硅衬底可为一裸晶圆，其上没有形成任何半导体器件，例如CMOS器件。
[0035]接着，执行步骤402，根据预形成悬空硅层的厚度设定硅着陆节距后，图案化所述硅衬底以形成所述悬空硅层。
[0036]在形成所述悬空硅层之前，先设定硅着陆节距尺寸，在硅衬底上进行构图用于在对应区域形成悬空硅层。若预形成所述悬空硅层的厚度较大，由于其应力裕度大，可设定较大的硅着陆节距。具体地，所述较大的硅着陆节距包括一个或多个曝光单元(shot)的尺寸大小，如图1a-1b所示。其中，图1a中示出了硅衬底利用标线片曝光和图案化后的图像，其中包括多个曝光单元(shot)图形，标记框内为一个曝光单元，所述曝光单元同时曝光数个晶粒。作为一个实例，按照一个曝光单元的大小设定SON层的硅着陆节距，如图1b所示，其包括切割线通道101、一个曝光单元102和硅着陆区103。图1c为按上述方法构图后，采用真空介质埋层ESS技术形成的SON结构的横截面图，可看出SON结构包括，硅衬底100，位于硅衬底中的真空介质埋层(ESS) 104，位于真空介质埋层上