一种半导体器件及其制造方法、电子装置的制造方法
【技术领域】
[0001]本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子
目.ο
【背景技术】
[0002]在下一代集成电路的制造工艺中，对于互补金属氧化物半导体(CMOS)的栅极的制作，通常采用后栅极(gate-last)工艺。典型的后栅极工艺的过程包括:首先，在半导体衬底上形成伪栅极结构，所述伪栅极结构通常由自下而上层叠的界面层、高k介电层、覆盖层(capping layer)和牺牲栅电极层构成；然后，在伪栅极结构的两侧形成栅极间隙壁结构，之后去除伪栅极结构中的牺牲栅电极层；接着，在留下的沟槽内依次沉积功函数金属层(workfunct1n metal layer)、阻挡层(barrier layer)和浸润层(wetting layer);最后进行金属栅(通常为铝)的填充。采用上述工艺制作的晶体管结构通常称为高k介电层/金属栅晶体管。
[0003]经过相关电性能的测试，通过上述工艺过程形成的高k介电层/金属栅晶体管的电学参数发生退化，造成其电性能的下降。
[0004]因此，需要提出一种方法，以解决上述问题。
【发明内容】
[0005]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:提供半导体衬底，在所述半导体衬底上形成有包括自下而上层叠的高k介电层、覆盖层和牺牲栅电极层的伪栅极结构；在所述半导体衬底上形成层间介电层，覆盖所述伪栅极结构；蚀刻去除所述伪栅极结构中的牺牲栅电极层，得到栅沟槽；对所述栅沟槽内的覆盖层实施远端等离子体预处理，以修复前述蚀刻对所述覆盖层造成的损伤；沉积金属栅极材料层，以完全填充所述栅沟槽。
[0006]在一个示例中，形成于所述半导体衬底上的晶体管为PMOS时，所述预处理为第一远端等离子体处理；形成于所述半导体衬底上的晶体管为NMOS时，所述预处理为依次实施的第二远端等离子体处理和第三远端等离子体处理。
[0007]在一个示例中，所述第一远端等离子体处理所使用的气体为N2和H2的混合物，其中，H2在所述混合物中的浓度比例大于20%，气体的总流量为1000SCCm-5000SCCm，温度大于250°C，压力大于0.0Torr。
[0008]在一个示例中，所述第一远端等离子体为微波等离子体或射频等离子体。
[0009]在一个示例中，所述第二远端等离子体处理所使用的气体为N2和H2的混合物，其中，H2在所述混合物中的浓度比例为4% -40%，气体的总流量为100sccm-3000sccm，温度为150°C -300°C，压力为0.5Torr-3.0Torr，所述第二远端等离子体处理去除残留于所述覆盖层的表面上的由前述蚀刻产生的聚合物；所述第三远端等离子体处理所使用的气体为N2,流量为 100sccm-3000sccm，温度为 150°C _300°C。
[0010]在一个示例中，实施所述预处理之后，还包括执行湿法清洗的步骤，以去除所述栅沟槽内的蚀刻残留物和杂质，所述湿法清洗的清洗液为稀释的氢氟酸。
[0011]在一个示例中，在所述高k介电层和所述半导体衬底之间形成有界面层，在所述伪栅极结构的两侧形成有侧壁结构，在所述侧壁结构两侧的半导体衬底中形成有源/漏区，在所述源/漏区的顶部形成有自对准硅化物。
[0012]在一个示例中，形成所述层间介电层之后，还包括执行第一化学机械研磨的步骤，直至露出所述伪栅极结构的顶部；沉积所述金属栅极材料层之后，还包括执行第二化学机械研磨的步骤，直至露出所述层间介电层的顶部。
[0013]在一个示例中，沉积所述金属栅极材料层之前，还包括在所述栅沟槽的侧壁和底部依次形成功函数设定金属层、阻挡层和浸润层的步骤。
[0014]在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件。
[0015]在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。
[0016]根据本发明，可以有效提升形成的高k介电层/金属栅晶体管的电性能，例如，可以将NMOS的TDDB指标提高五倍。
【附图说明】
[0017]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0018]附图中:
[0019]图1A-图1F为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；
[0020]图2为根据本发明示例性实施例一的方法依次实施的步骤的流程图。
【具体实施方式】
[0021]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0022]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件及其制造方法、电子装置。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0023]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0024]通过现有的后栅极(gate-last)工艺形成的高k介电层/金属栅晶体管的电学参数会发生退化，进而造成其电性能的下降。产生此现象的原因可能是:在去除伪栅极结构中的牺牲栅电极层时，位于牺牲栅电极层下方的覆盖层(capping layer)受到一定程度的损伤，导致后续形成的适用于NMOS的功函数设定金属层中的Al容易扩散入位于覆盖层下方的高k介电层，进而造成经时介电层击穿(TDDB)指标数值的严重下降，同时，后续形成的适用于PMOS的功函数设定金属层中的Al也会容易扩散入位于覆盖层下方的高k介电层，导致高k介电层和半导体衬底之间的界面特性变差，进而造成PMOS部分的负偏压温度不稳定性测试指标的恶化，例如栅电流增大、阈值电压负向漂移、亚阈值斜率减小、跨导和漏电流变小等。
[0025][示例性实施例一]
[0026]参照图1A-图1F，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。
[0027]首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，半导体衬底100选用单晶硅材料构成。在半导体衬底100中形成有隔离结构101，作为示例，隔离结构101为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。隔离结构101将半导体衬底100分为不同的晶体管区，作为示例，在本实施例中，隔离结构101将半导体衬底100分为PMOS区和NMOS区。在半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。
[0028]在半导体衬底100上形成有伪栅极结构102，作为一个示例，伪栅极结构102可包括自下而上依次层叠的高k介电层102a、覆盖层102b和牺牲栅电极层102c。高k介电层102a的k值(介电常数)通常为3.9以上，其构成材料可以为氧化铪、氧化铪硅、氮氧化铪石圭、氧化镧、氧化错、氧化错娃、氧化钛、氧化钽、氧化钡银钛、氧化钡钛、氧化银钛、氧化招等，特别优选的是氧化铪、氧化锆和氧化铝。覆盖层102b可以抑制后续形成的金属栅极结构中的金属栅极材料(通常为铝)向高k介电层102a中的扩散，其构成材料可包括氮化钛和氮化钽。牺牲栅电极层102c的材料可包括多晶硅。作为另一个示例，在高k介电层102a和半导体衬底100之间还形成有界面层，为了简化，图示中予以省略。界面层可以改善高k介电层102a与半导体衬底100之间的界面特性，其构成材料可包括硅氧化物(S1x)。形成以上各层可以采用本领域技术人员所熟习的各种适宜的工艺技术，例如采用热氧化工艺形成界面层，米用化学气相沉积工艺形成高k介电层102a和牺牲栅电极层102c,米用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成覆盖层102b。
[0029]此外，作为示例，在伪栅极结构102的两侧形成有侧壁结构103，其中，侧壁结构103至少包括氧化物层和/或氮化物层。形成侧壁结构103的方法为本领域技术人员所公知，在此不再加以赘述。
[0030]在侧壁结构103两侧的半导体衬底100中形成有源/漏区，在所述源/漏区的顶部形成有自对准硅化物，为了简化，图示中予以省略。需要说明的是，也可以选择在PMOS区和NMOS区分别形成第一金属栅极结构和第二金属栅极结构之后，再在层间介电层中形成接触孔之后于所述接触孔的底部形成所述自对准硅化物。
[0031]接着，如图1B所示，在半导体衬底100上形成层间介电层105，覆盖伪栅极结构102和侧壁结构103。然后，执行化学机械研磨，直至露出伪栅极结构102的顶部。在形成层间介电层105之前，还可以在半导体衬底100上形成接触孔蚀刻停止层104，覆盖伪栅极结构102和侧壁结构103。采用本领域技术人员所熟习的各种适宜的工艺分别形成接触孔蚀刻停止层104和层间介电层105，例如，采用共形沉积工艺形成接触孔蚀刻停止层104，采用化学气相沉积工艺形成层间介电层105，其中，接触孔蚀刻停止层104的材料可选择氮化硅(SiN)，层间介电层105的材料可选择氧化物。
[0032]接着，如图1C所示，蚀刻去除位于PMOS区的伪栅极结构102中的牺牲栅电极层102c，得到第一栅沟槽106。采用传统工艺完成对牺牲栅电极层102c的去除，例如干法蚀刻或湿法蚀刻，其中，干法蚀刻所使用的蚀刻气体可以为氟基、氯基或溴基气体，湿法蚀刻所使用的腐蚀液可以为四甲基氢氧化铵溶液(TMAH)。在实施所述去除之前，形成图案化的光刻胶层，以仅遮蔽NMOS区；在实施所述去除之后，采用灰化工艺去除所述光刻胶层。
[0033]接下来，对露出的覆盖层102b实施第一远端等离子体处理，以修复前述蚀刻对覆盖层102b造成的损伤。所述第一远端等离子体可以为微波等离子体、射频等离子体等。作为示例，在本实施例中，第一远端等离子体处理所使用的气体为N2和H2的混合物，其中，H2在所述混合物中的浓度比例大于20%，气体的总流量为1000SCCm-5000SCCm，温度大于250°C,压力大于0.9Torr,其中，sccm代表立方厘米/分钟，Torr代表毫米萊柱。
[0034]然后，执行湿法清洗过程，以