专利名称：一种叠加式瞬态抑制二极管的制作方法
技术领域：
一种叠加式瞬态抑制二极管技术领域[0001]本实用新型属于二极管的技术领域，具体的涉及一种叠加式瞬态抑制二极管。
背景技术：
[0002]瞬态抑制二极管(TVS)在电路设计中作为一种保护器件越来越多的应用在各个领域，[0003]然而，对于瞬态抑制二极管(TVS)扩散技术而言，目前单颗芯片无法实现在高压 (250V以上)领域内的应用。[0004]目前瞬态抑制二极管(TVS)在进行单颗芯片封装时，焊料层是采用焊片材料，该种材料膨胀系数较大，在封装过程中，容易产生较大的应力，会对芯片造成损伤。此外，焊片材料与芯片的黏着性差，容易出现爬锡现象，导致焊料层出现焊接空洞，造成虚焊。发明内容[0005]本实用新型的目的在于针对上述存在的缺陷而提供一种叠加式瞬态抑制二极管，该种叠加式瞬态抑制二极管解决传统的单颗芯片无法实现高压大功率技术要求的问题。[0006]本实用新型的技术方案为一种叠加式瞬态抑制二极管，包括封装外壳，封装外壳内包[0007]括芯片I、芯片II、料架I与料架II，芯片I与芯片II通过焊料层叠加焊接；芯片 I的上表面通过焊料层与料架I 一端上的凸台相焊接，芯片II的下表面通过焊料层与料架 II一端上的凸台相焊接；料架I引出端与料架II引出端分别外露于封装外壳外。[0008]所述焊料层采用半固态的锡膏材料。[0009]所述封装外壳采用环氧塑封材料。[0010]本实用新型的有益效果为本实用新型所述的叠加式瞬态抑制二极管采用双颗芯片叠加的方式，达到高压大功率的技术要求。在封装过程中，焊料层采用半固态的锡膏作为焊接材料，其低膨胀系数有效避免了在焊接过程中由于应力过大造成对芯片的损伤，相对于采用焊片作为焊接材料而言，克服了焊片所固有的缺点，降低了焊接过程中空洞的产生， 能够更好的与芯片粘合，提高散热性；而且锡膏材料低廉，降低了生产成本，操作方便快捷， 便于实现产量化生产。
[0011]图I为本实用新型具体实施方式
中叠加式瞬态抑制二极管的结构示意图。[0012]其中，I为封装外壳，2为芯片I，3为芯片11，4为料架I，5为料架11，6为焊料层， 7为凸台，8为料架I引出端，9为料架II引出端。
具体实施方式
[0013]
以下结合附图，对本实用新型的技术方案进行详细的说明。[0014]从图I中可以看出，本实用新型的叠加式瞬态抑制二极管，包括封装外壳1，封装夕卜壳[0015]I内包括芯片I 2、芯片II 3、料架I 4与料架II 5，芯片I 2与芯片II 3通过焊料层 6叠加焊接；芯片I 2的上表面通过焊料层6与料架I 4 一端上的凸台7相焊接，芯片II 3 的下表面通过焊料层6与料架II 5 一端上的凸台7相焊接；料架I引出端8与料架II引出端9分别外露于封装外壳I外。[0016]所述焊料层6采用半固态的锡膏材料。[0017]所述封装外壳I采用环氧塑封材料。[0018]该叠加式瞬态抑制二极管采用一层锡膏一层芯片的堆叠式焊接。首先，采用点胶机在料架的凸台上点上半固态的锡膏，然后铺上一层芯片。利用锡膏对芯片的黏着性，可以直接利用点胶机在芯片上再进行一次点胶，然后利用吸笔将第二层芯片安置于第一层芯片之上，完成两颗芯片的叠加。最后将带有锡膏的料架盖于芯片之上，送入焊接炉进行焊接。
权利要求1.一种叠加式瞬态抑制二极管，包括封装外壳，其特征在于，封装外壳内包括芯片I、 芯片II、料架I与料架II，芯片I与芯片II通过焊料层叠加焊接；芯片I的上表面通过焊料层与料架I 一端上的凸台相焊接，芯片II的下表面通过焊料层与料架II 一端上的凸台相焊接；料架I引出端与料架II引出端分别外露于封装外壳外。
2.根据权利要求I所述的叠加式瞬态抑制二极管，其特征在于，所述焊料层采用半固态的锡膏材料。
3.根据权利要求I所述的叠加式瞬态抑制二极管，其特征在于，所述封装外壳采用环氧塑封材料。
专利摘要本实用新型属于二极管的技术领域，具体的涉及一种叠加式瞬态抑制二极管。一种叠加式瞬态抑制二极管，包括封装外壳，其特征在于，封装外壳内包括芯片Ⅰ、芯片Ⅱ、料架Ⅰ与料架Ⅱ，芯片Ⅰ与芯片Ⅱ通过焊料层叠加焊接；芯片Ⅰ的上表面通过焊料层与料架Ⅰ一端上的凸台相焊接，芯片Ⅱ的下表面通过焊料层与料架Ⅱ一端上的凸台相焊接；料架Ⅰ引出端与料架Ⅱ引出端分别外露于封装外壳外。该种叠加式瞬态抑制二极管解决传统的单颗芯片无法实现高压大功率技术要求的问题。
文档编号H01L23/488GK202749371SQ201220508068
公开日2013年2月20日 申请日期2012年9月27日 优先权日2012年9月27日
发明者周涛, 陈思太, 盛春芳 申请人:淄博晨启电子有限公司