用于生长iii-v外延层的方法和半导体结构的制作方法
【专利摘要】本发明涉及一种在衬底上生长III-V外延层的方法、一种包括衬底的半导体结构、包括这样的半导体结构的设备、和电路。诸如例如HEMT等的III族氮化物设备，包括在两个有源层之间，例如在GaN和AlGaN之间的2DEG。这些晶体管工作在耗尽模式操作中，这意味着必须耗尽沟道来将晶体管截止。对于诸如例如功率开关或集成逻辑等的某些应用，负极性栅极电源是不期望的。然后，晶体管可以工作在增强模式（E模式）中。
【专利说明】用于生长111-V外延层的方法和半导体结构
发明领域
[0001]本发明涉及一种在衬底上生长πι-v外延层的方法、一种包括衬底的半导体结构、包括这样的半导体结构的设备、和电路。
技术背景
[0002]诸如例如HEMT等的II1-V族设备，包括在两个有源层之间，例如在GaN层和AlGaN层之间的2DEG (二维电子气)。已知这一 2DEG源自导致材料内电荷分离的自发极化和压电极化。在这种类型的大多数已知设备中，由于材料的特性，2DEG出现在零栅偏压处。例如，具有形成在AlGaN阻挡层顶部的触点的GaN FET设备是常开设备。假设在外延结构顶部形成触点不会大幅改变异质结构中的极化电荷，使得如果在形成触点前2DEG就存在，则在处理之后它将仍在那里。要求在栅极上施加被称为阈值电压的特定的负电压，以便通过电容耦合耗尽该2DEG。通过把负电压施加到栅极，可夹断电子沟道。这一负电压通常低于负阈值电压(Vth)，通常在-2V和-8V之间。这些晶体管工作在耗尽模式操作，这意味着必须耗尽沟道才能使晶体管截止。
[0003]对于诸如例如功率开关或集成逻辑等的某些应用，负极性栅极电源是不期望的。在这样的情况中，栅极控制需要以这样的方式工作:如果控制电路出于任何原因失效，则在源极和漏极之间不存在电连接。例如具有阈值电压vth>0的FET设备是常关设备。在零栅极电压处，所以在没有栅极控制时，不存在传导电流的沟道。这些晶体管工作在增强模式(E模式)。
[0004]为了制成常关设备，即其中当栅极接地或浮动时没有电流可在源极和漏极之间流动的设备，通常在栅极触点(即在设备的本征部分中，这是其中可以调制电流的设备部分)下需要选择性地阻断沟道，且同时在其他区域(即设备的非本征部分)中保留尽可能高的2DEG密度。图2示出带有本征部分和非本征部分的设备的横截面。然后，高于特定正阈值电压的栅偏压将引起栅极触点下的2DEG，该2DEG允许电流在源极和漏极之间流动。
[0005]AlGaN/GaN HEMT的另一问题是欧姆接触的相对高的接触电阻，这是因为III氮化物材料的高带隙和杂质掺杂的缺乏。一种可能的方法是在欧姆接触下的区域内的η型掺杂的GaN (优选地具有低带隙，诸如InGaN)的选择性再生长。在这种方法的所有已知的示例中，从反应器取出样本并用SiOx图案化来进行选择性再生长。这对AlGaN/GaN HEMT的表面的钝化来说是非常有害的。
[0006]已经报告了实现这样的E模式晶体管的多种方法:
[0007]文献US2010327293 (Al)叙述了依序形成的AlN缓冲层、未掺杂GaN层、未掺杂AlGaN层、P型GaN层、和重掺杂P型GaN层。栅极电极与重掺杂P型GaN层形成欧姆接触。在未掺杂AlGaN层上设置源电极和漏电极。由在未掺杂AlGaN层和未掺杂GaN层和p型GaN层之间的界面处生成的二维电子气在栅极区域中形成Pn结，从而可增加栅极电压摆动。
[0008]这一文献不提供具有良好钝化的结构。
[0009]进一步，在结场效应晶体管(JFET)的生长中，在AlGaN势垒顶部的P型AlGaN层引起2DEG的耗尽，因此在非本征的设备区域中需要移除它。移除非本征的设备区域中的P-GaN的蚀刻工艺对底层来说是非选择性的，且因而非常难以控制。
[0010]在以上方法中，首先在晶片上到处生长P型AlGaN，且然后除了在设备的栅极区域之外都移除。结果，难以控制蚀刻深度，可由此引起等离子体损伤，且在进一步的处理步骤中，难以钝化未覆盖的表面。
[0011]V.Kumar 等人在 “High transconductance enhancement-mode AlGaN/GaN HEMTson SiC substrate (SiC衬底上的高跨导增强模式AlGaN/GaN HEMT)”(参见Kumar的EL39-242003)叙述了使用电感耦合等离子体反应性离子蚀刻(ICP-RIE)，藉此制造凹入的I μ m栅极长度的增强模式(E模式)AlGaN/GaN高电子迁移率晶体管(HEMT)。这些I μ m栅极长度的设备表现出470mA/mm的最大漏极电流密度、248mS/mm的非本征跨导、和75mV的阈值电压。这些特性比GaN基E模式HEMT的先前报告的值高得多。然而，对于实际应用来说，该阈值电压太低。还在这些设备上测量到了 8GHz的单位增益截止频率(&)和26GHz的最大振荡频率(f_)。
[0012]直接在衬底上生长这些HEMT。
[0013]W.B.Lanford 等人在 “Recessed-gate enhancement-mode GaN HEMT with highthreshold voltage (具有高阈值电压的凹入栅极增强模式GaN HEMT)”(参见Lanford的EL41-72005)中叙述在SiC衬底上生长的GaN/AlGaN异质结构上制造增强模式高电子迁移率晶体管(E-HEMT)。通过组合低损害且可控的干法栅极凹入和Ni/Au栅极的退火，实现了具有高阈值电压(Vt)的增强模式操作。由于具有1.0mm栅极的凹入E-HEMT呈现出0.35V的阈值电压(VT)、505mA/mm的最大漏极电流(ID, max)、和345mS=mm的最大跨导(gm, max);相应的后栅极退火特性分别是0.47V、455mA/mm和310mS/mm。RF性能不受后栅极退火工艺影响，具有IOGHz的单位电流增益截止频率(fT)。然而，对于实际应用来说，该阈值电压太低。
[0014]直接在衬底上生长这些HEMT。
[0015]栅极凹入蚀刻需要或不需要后蚀刻RTA处理。由于蚀刻的非选择性本质，难以控制该工艺。
[0016]Yong Cai 等人在“High-Performance Enhancement-Mode AlGaN/GaN HEMTs UsingFluoride-Based Plasma Treatment (使用基于氟化物的等离子体处理的高性能增强模式AlGaN/GaN HEMT)”(参见Cai等人的EDL26-72005)中叙述了制造高性能增强模式(E模式)AlGaN/GaN HEMT的新颖方法。该制造技术基于在AlGaN/GaN HEMT中的栅极区域基于氟化物的等离子体处理和退火温度低于500° C的后栅极快速热退火。从常规的耗尽模式HEMT样本开始，他们发现，基于氟化物的等离子体处理可使阈值电压从-4V有效地变化至0.9V。最重要的是，在Vgs=OV处获得零跨导(gm)，在AlGaN/GaN HEMT中第一次展示出真正的E模式操作。在Vgs=OV处，在6V的漏极-源极偏压处，截止态漏极漏电流是28 μ A/mm。所制造的具有I μ m长栅极的E模式AlGaN/GaN HEMT展示出310mA/mm的最大漏极电流密度、148mS/mm的峰值gm、10.1GHz的电流增益截止频率fT、和34.3GHz的最大振荡频率fmax。
[0017]在此，使用了阻挡层的CF4等离子体处理。已知氟等离子体对HEMT的动态行为具有有害影响，这是由于它引起电阻的动态的大幅增加。直接在衬底上生长这些HEMT。
[0018]F.Medjdoub 等人在 “Novel E-Mode GaN-on-Si M0SHEMT Using a SelectiveThermal Oxidation (使用选择性热氧化的新型E模式Si上GaN M0SHEMT)”(以及相关的专利申请US61080983)中叙述了用于高功率应用的在100-mm Si衬底上的新型常关AlN/GaN金属氧化物半导体高电子迁移率晶体管(MOSHEMT)，首次通过AlIN的选择性热氧化展示出这种MOSHEMT。已经通过透射电子显微镜和X射线光电子能谱法标识了从在氧气中在900° C下AlN的干热氧化得到的高质量绝缘AlON层的形成。AlN热氧化看上去对允许2D电子气的局部耗尽(与栅极自对准)的SiN封盖层有高度选择性，且因而实现常关操作。在晶片上可重复地获得+0.8V的阈值电压(Vt)和在Ves=OV处的远低于I μ A/mm的漏极漏电流。所制造的MOSHEMT与控制样本(除了不氧化之外都相同)的比较揭示了 Vt向正值的急剧变化以及三到四个数量级的漏极漏电流减少。
[0019]以上的HEMT包括绝缘层上即AlON上的栅极。
[0020]以上文献叙述了在对势垒进行或不进行热氧化情况下覆盖有原位SiN的薄势垒的生长。没有热氧化的情况下，由于栅极的Schottky (肖特基)本质，第一方法的性能受到栅极过驱动(Vg〈2V)的限制。在富Al势垒氧化的情况中，对漏电流、电介质击穿、和栅极氧化物的可靠性来说仍然存在问题。在这两种情况中，对于实际应用来说，阈值电压太低。
[0021]X.Hu 等人在 “Enhancement mode AIGaN/GaN HFET with selectively grown pnjunction gate (带有选择性地生长的pn结栅极的增强模式AIGaN/GaN HFET)”中叙述了带有选择性地生长的pn结栅极的增强模式AlGaInGaN异质结场效应晶体管(HFET)的制造和特性。在零栅偏压，由于栅极-沟道结的高的内建电势，耗尽了设备沟道。选择性区域生长方法允许在相同的晶片上制造耗尽模式HFET和增强模式HFET两者，因而打开(open up)了设计高速度、低消耗的GaN基逻辑集成电路的可能性。
[0022]在Hu等人的方法中，首先生长HEMT，此后从反应器中取出晶片，以便借助于栅极区域中的开口用SiOx图案化。随后，在开口中选择性地生长P型AlGaN。然而，SiOx对于HEMT设备来说是不合适的钝化层，且可引起AlGaN势垒顶部表面的氧化，这引起增加的动态导通电阻。此外，仅可易地(即在已经从外延反应器移除晶片并将其暴露到大气之后)沉淀它。在P型AlGaN的再生长之后，需要移除SiOx并用合适的钝化层来替代它。更进一步，由于AlGaN势垒已经暴露到大气条件以及许多处理步骤，难以控制钝化工艺。
[0023]W02000/19512涉及用于形成晶高电子迁移率晶体管(PHEMT)的窄栅极的方法。该方法包括提供一种结构，该结构包括II1-V衬底、在衬底上的沟道层、在沟道层上的掺杂阻挡层、被放置在供体层(donor layer)上的保护层、被放置在保护层上的蚀刻停止层、被放置在蚀刻停止层上的源极和漏极接触层、以及源极和漏极触点。在该结构的表面上提供掩膜(电子束图案化的光致抗蚀剂层)，且其包括暴露各接触层的表面部分的孔隙。结合图3a-3c描述的方法允许通过选择性湿法蚀刻构成栅极凹入，藉此避免干法蚀刻引起的对结构的损害。进一步，因为湿法蚀刻选择性，需要测量源极和漏极之间的沟道电流以判断蚀刻点的需要。结果，该方法产生更大的均匀性、更好的重复性、且较少劳动密度。不过，上面提到的方法似乎不能更好地进行再生长。
[0024]发明概述
[0025]因此，本发明涉及在衬底上生长II1-V外延层的可选方法，涉及半导体结构，涉及包括该半导体结构的设备，且涉及包括该设备和/或该半导体结构的电路。本发明的各实施例可具有克服上述劣势中的一个或多个的优势，而不会危害其功能性和优势。本发明的独立方面是通过选择性在源极和漏极区域中选择性地使用再生长并制成金属欧姆接触来改进与源极和漏极的欧姆接触的方法。
[0026]在一个方面，本发明涉及制造诸如晶体管、诸如E模式晶体管等的半导体II1-V结构的方法，包括
[0027]提供有源层，
[0028]提供用作所述有源层的掩膜的保护层叠层，包括
[0029]II1-V蒸发层,其特征在于,蒸发层优选地具有2-10nm厚的厚度,例如5nm,
[0030]位于蒸发层顶部的II1-V蚀刻停止层，以及
[0031]位于蚀刻停止层顶部的掩膜层。
[0032]它还涉及半导体II1-V结构，且涉及包括该结构的设备。
[0033]有源层是其中电荷载流子从一个电极流到另一电极的层，藉此该流动可受到像是二极管的内在控制或外在控制，该外在控制例如在场效应晶体管中源极到漏极的电荷流受到栅极控制。有源层或层叠层包括诸如半导体材料等的电控材料，其被配置为提供诸如二极管功能等的电功能，或者其电导率可由诸如栅极等的控制电极所调制。
[0034]在一个示例中，直接在有源层上提供保护层叠层。在另一示例中，可在有源层和保护层叠层之间提供更多的层。
[0035]在本发明中，在一个示例中，提供一种用于制造诸如JFET等的晶体管的方法，具有在栅极区域中选择性地再生长的P型AlGaN，把新颖的原位沉积保护层叠层用作掩膜。获得交保到再生长的P型AlGaN。保护层叠层用作设备的原位钝化层，允许栅极区域中的其蚀刻的精确控制，且是选择性外延再生长的良好的掩膜。诸如JFET等的晶体管具有比其他类型的E模式HEMT更优良的性能，例如因为其出色的钝化、适当高的阈值电压、和较大的栅极过驱动能力。
[0036]在一个示例中，本发明描述通过制成覆盖有GaN/ΑΙ (Ga)N/SiN保护层叠层的(In)AIGaN/GaN结构所提供的增强模式HEMT设备，该保护层叠层也用作有源HEMT设备的钝化层。在这种结构的首次外延沉积之后，把保护层叠层的顶部两层(SiN和Al (Ga)N)从该结构的栅极区域蚀刻掉，留下GaN层完好无缺。然后，把这种结构再次引入到MOCVD反应器中，其中在该结构的栅极区域中再次蒸发GaN且选择性地再生长P型(Al)GaN,得到增强模式结构，诸如晶体管，诸如JFET或HEMT晶体管。
[0037]术语“AlGaN”涉及包括以任何化学计量定量的Al、Ga、和N组分的(AlxGayN),在层中该组分可改变，例如从在该层的底部处没有Al到在该层顶部处没有Ga。诸如(In)AlGaN等的组分还可包括任何合适的量的In。
[0038]在一个示例中，提供位于由功能层终止的衬底上的外延结构，用保护层叠层GaN/(Al (Ga) N)/SiN层来覆盖该功能层而使该功能层包括含Al的II1-N合金，以使其随后可经受各种标准半导体工艺步骤，且仍可再次引入到MOCVD反应器中，例如用于在功能层上进行选择性外延再生长。获得了 Al (GaN)/SiN的更好界面。
[0039]在本发明的一个独立方面，提供了一种方法，该方法通过使用相同的方法但使用不同的材料(例如η型InGaN)选择性地在诸如源极区域和漏极区域等的电极区域内执行再生长来制成与电极区域的金属欧姆接触，改进了与诸如源极电极和漏电极等的电极的欧姆接触。例如,这解决了与AIGaN/GaN HEMT的欧姆接触的相对高的接触电阻。其中，在欧姆接触下使用了用于η型InGaN的再生长的相同的保护层叠。因此在该方法中，把源极和漏极设置为通过有源层上的保护层叠层，其中，源极和漏极包括例如具有低的带隙能量的II1-V材料，优选地为η型II1-V材料，且其中，优选地选择性地和外延地再生长源极和漏极。可在掩膜层顶部提供光致抗蚀剂掩模，且界定、优选地光刻地界定源极和漏极区域。再生长可以借助于MOCVD。源极和漏极可包括N、P、As中的一种或多种以及B、Al、Ga、In和Tl中的一种或多种，优选地为η型InGaN。源极和漏极可由η型II1-V材料制成。
[0040]如上所述，本方法是用于CMOS工艺的一个示例，这是由于本工艺步骤可以集成到其中而无需太多(额外)的努力。
[0041]在一个示例中，根据本发明的各实施例的半导体结构包括衬底，例如S1、SiC、Ge、绝缘体上的S1、绝缘体上的Ge、自立式GaN衬底、自立式AlN衬底、和蓝宝石衬底，优选地为诸如<lll>Si衬底等的Si衬底，及其组合，诸如SixGey，且包括诸如各层的层叠等的各(初始)层的衬底。
[0042]在一个示例中，在衬底上设置外延生长的缓冲层。缓冲层可具有与衬底不同的本质，例如衬底和缓冲层的带隙相对距离较远(例如分别为1.1eV和6.2eV)，至少距离若干eV，例如多于2eV，优选地多于3eV，更优选地多于4eV，以便提供本特性，例如高的击穿电压，例如大于250V，优选地大于500V，甚至更优选地大于1000V，例如大于2000V，或甚至大得多。在一个不例中，缓冲层是II1-V缓冲层。其中，III是指III族兀素，现在是13族和3族元素，例如B、Al、Ga、In、Tl、Sc、Y以及镧系和锕系。其中，V是指V族元素，现在是N族元素，例如N、P、As、Sb、Bi。在一个示例中，缓冲层包括各层的层叠，通常第一个是成核层。
[0043]该结构可包括源极和漏极,该源极和漏极包括II1-V材料,优选地例如具有低的带隙的η型II1-V材料，该II1-V源极和漏极是优选地选择性地和外延再生长的栅极。在源极和漏极η型II1-V材料上形成欧姆接触。
[0044]在本发明的另一示例中，通过制成覆盖有GaN/ΑΙ (Ga) N/SiN保护层叠层的(In)AIGaN/GaN结构来提供具有低的欧姆接触电阻率的HEMT设备，该保护层叠层也用作有源HEMT设备的钝化层。获得了 AlGaN/SiN的更好界面。在这种结构的首次外延沉积之后，把保护层叠层的顶部两层(SiN和Al (Ga)N)从该结构的栅极区域蚀刻掉，留下GaN层完好无缺。然后，把这种结构再次引入到MOCVD反应器中，其中在该结构的源极和漏极区域中再次蒸发GaN且选择性地再生长η型(In) (Al)GaN，得到电子结构，例如晶体管，例如具有低的欧姆接触电阻率的DHFET或HEMT晶体管。
[0045]藉此，本发明提供了对于上述问题中的一个或多个的解决方案。尤其，显著减少了漏电流，防止电介质击穿，和/或改进栅极的可靠性，和/或提供良好可控的工艺，和/或2DEG层在非本征的设备区域中不耗尽，和/或防止等离子体损害，和/或防止势垒顶部表面的氧化，和/或防止色散、和/或维持例如晶体管的良好的动态性能。据此克服了上面提到的劣势中的任何、组合或全部，或至少显著地减少其影响。
[0046]在详细描述中，详述本描述的优势。
[0047]本发明的详细描述
[0048]将相对于具体实施例并参照某些附图来描述本发明，但本发明不限于此，而是仅由权利要求限定。附图中，出于说明性目的，一些元件的尺寸可以放大，且不按比例画出。尺度和相对尺度不对应于本发明的实践的实际减少。
[0049]应注意，权利要求中所使用的术语“包括”不应被解释成限于此后列出的装置。因而，表达式“设备包括装置A和B”的范围应不限于设备仅由组件A和B组成。它意味着，对于本发明，设备的仅有相关组件是A和B。
[0050]类似地，应注意，术语“耦合”不应被解释为仅限于直接连接。因而，表达式“耦合到设备B的设备A”的范围应不限于其中设备A的输出直接地连接到设备B的输入的设备或系统。这意味着，在A的输出和B的输入之间存在路径,该路径可以是包括其他设备或装置的路径。
[0051]将通过本发明的多个实施例的详细描述来描述本发明。很明显，本发明的其它实施例可以由本领域技术人员在不脱离本发明的真正精神或技术教导的前提下进行配置，因此本发明仅受所附的权利要求的条款限制。因此，本领域中的技术人员将明白，本发明是也适用于可以以任何晶体管技术中配置的类似的电路，包括作为例子而不限于双极CMOS、BICMOS......[0052]在第一方面，本发明涉及一种制造诸如晶体管，诸如E模式晶体管等等的半导体II1-V结构的方法，包括
[0053]提供有源层，
[0054]提供用作该有源层的掩膜的保护层叠层，包括
[0055]II1-V蒸发层，其中，该蒸发层优选地具有2-10nm厚的厚度，例如5nm，
[0056]位于蒸发层顶部的II1-V蚀刻停止层，以及
[0057]位于蚀刻停止层顶部的掩膜层。
[0058]有源层是其中电荷载流子从一个电极流到另一电极的层，由此该流动可受到内在控制(像二极管一样)或外在控制，外在控制例如在场效应晶体管中的源极到漏极的电荷流受到栅极控制。有源层或层叠层包括诸如半导体材料等的电控材料，其被配置为提供诸如二极管功能等的电功能，或者其电导率可由诸如栅极等的控制电极调制。
[0059]蒸发层不需要非常厚，这是由于太厚的层将例如消耗附加化学品和工艺时间。蒸发层不需要非常薄，这是由于太薄的层将不提供原始(pristine)层。通过实验已经发现，上面的厚度给予了至少令人满意的结果。
[0060]在本方法的一个示例中，II1-V蒸发层包括N、P、As中的一种或多种，以及B、Al、Ga、In和Tl中的一种或多种，优选地为GaN。因此，可选择II1-V层化合物及其组合。在一个示例中，使用GaN层获得良好的结果。
[0061]一个层的组分也可改变，例如在其底部处有较多的第一元素，且在其顶部处有较多的第二元素。
[0062]一个层可实际上是各层的层叠，或类似地，一个层的组分具有梯度。
[0063]II1-V蚀刻停止层包括N、P、As中的一种或多种，以及B、Al、Ga、In和Tl中的一种或多种，优选地为AlGaN。因此，可选择II1-V层化合物及其组合。在一个示例中，使用AlN层获得良好的结果。
[0064]在一个示例中，蚀刻停止层具有0.3nm -1OOnm的厚度,优选地为从Inm到IOnm,例如2-5nm。为了停止蚀刻，蚀刻停止层需要具有最小厚度。优选地，蚀刻停止层选择性地停止蚀刻。蚀刻停止层不需要非常厚。通常IOOnm就足够了。例如取决于所使用的蚀刻化学和蚀刻工艺的时间，厚度可以改变。蚀刻可指干法蚀刻、湿法蚀刻及其组合。
[0065]在一个示例中，掩膜层包括S1、Al、0和N中的一种或多种，例如SiN。在一个示例中，进一步可存在一些Al，例如AlSiN。
[0066]在一个示例中，掩膜层具有l-500nm的厚度，优选地为从30nm到400nm，更优选地为从50nm到300nm，例如从IOOnm到200nm。掩膜层应该厚到足以提供掩膜功能，即比Inm更厚。使用20-150nm的掩膜层获得良好的结果。甚至进一步，可用SiN和/或SiO加厚掩膜层。
[0067]观察到，在某种程度上，以上尺寸取决于所使用的技术，在使用相对较小的隔离和间隔时，使用相对较小的功能部件的更高级的技术将更好地发挥作用。
[0068]在本方法的一个示例中，在形成例如栅极之前，缓冲层覆盖有一个或多个保护层，例如II1-V层，例如的GaN、AlN和AlGaN、SiN层及其组合。
[0069]下面的【专利附图】
【附图说明】中给出典型的示例和尺寸。
[0070]在本方法的一个示例中，一个或多个保护层是施加在有源层上的GaN、施加在GaN层上的AlN层、和施加在AlN层上的SiN层的层叠。
[0071]在随后的处理期间，一个或多个保护层保护底层有源层。结果，本半导体结构完全地兼容其他工艺，尤其是CMOS工艺。甚至进一步，由于有源层受到保护，它保持良好形状，且不需要额外预防措施就可进一步处理。甚至进一步，根据本工艺的本质，其中，移除例如通过湿法蚀刻和/或干法蚀刻，移除了一个或多个保护层，由此获得的有源层表面处于良好状态，以便进行进一步处理，诸如用于再生长。以上巧妙利用了本工艺所获得的优势。
[0072]在优选的示例中，掩膜层是在MOCVD反应器中原位沉积的具有高密度的SiN。该SiN可以是化学计量或非化学计量。在另一示例中，SiN可包含一些Al (AlSiN)0在一个示例中，它通常是10nm-50nm厚，例如20nm厚。
[0073]在本方法的一个示例中，在再生长之前，局部移除、优选地选择性地移除一个或多个保护层。
[0074]为了获得高品质的缓冲层的表面，移除一个或多个保护层，例如通过选择性地干法蚀刻和/或湿法蚀刻。这些工艺是本领域中的技术人员众所周知的。
[0075]在本方法的一个示例中，将栅极设置为穿过有源层上的保护层叠层，其中，栅极包括II1-V材料，优选地P型II1-V材料，且其中，优选地选择性地和外延地再生长栅极，其中，通过在氮气环境中退火来激活Mg掺杂，且在其顶部形成欧姆接触。
[0076]栅极形成要形成的诸如晶体管等的半导体的部分。如上所述，原则上，可施加适用于所设想的目标的任何II1-V材料。从E模式设备材料的角度来看，P型材料是优选的。
[0077]在本方法的一个示例中，把源极和漏极触点至为穿过有源层上的保护层叠层，其中，源极和漏极包括II1-V材料，优选地例如带有低带隙能量的η型II1-V材料，且其中，优选地选择性地和外延地再生长源极和漏极。
[0078]源极和漏极形成要形成的诸如晶体管等的半导体设备的部分。如上所述，原则上，可施加适用于所设想的目标的任何II1-V材料。从低欧姆接触电阻设备的角度来看，具有低带隙的η型材料是优选的。
[0079]在本方法的一个示例中，优选地通过用图案来图案化掩膜层选择性地执行再生长，其中，优选地执行诸如II1-N层等的II1-V层的再生长。
[0080]在外延再生长的一个示例中，起始材料的表面需要处于洁净状态(“开盒即用”)，这是因为再生长的外延层的成核由这一表面的原子结构以及其他决定。鉴于以上和以下提及的由本发明所获得的优势，这样的选择性再生长的外延层提供最好的特性。因为通常包含例如Al的合金且具体地包含(In)Al (Ga)N的合金非常倾向于经受氧化和其他类型的污染(划痕、表面化学计量的改变等等)，任何(期间的)工艺步骤都可能劣化这些层叠层的表面条件，且使得不可能在它的顶部进行高品质外延生长。
[0081]通过调节生长条件，例如GaN的外延再生长发生在衬底上或在第一外延结构上但不在电介质(SiOx或SiN)图案上。这里提及术语“选择性”生长，这是因为例如GaN不在SiOx或SiN上成核的事实。已知把Al添加到GaN材料减少了这种选择性。更具体地，AlN的外延生长是非选择性的，这是因为Al原子在生长表面上的低迁移率。因而，需要在完成任何图案化之前发生富铝AlGaN的沉积。然而，如上所述，把富Al合金暴露到大气或工艺条件引起顶部表面的污染。
[0082]在本方法的一个示例中，在掩膜层顶部提供光致抗蚀剂掩膜，且界定、优选光刻地界定栅极区域。例如，取决于要获得的尺寸，这可通过诸如光、IR、UV、深UV、电子UV以及电子束等的任何形式的辐射来获得。在CMOS工艺中，例如从兼容性的角度来看，光刻工艺是优选的。本领域中的技术人员将可为给定工艺提供合适的光致抗蚀剂掩膜。
[0083]在本方法的一个示例中，栅极包括N、P、As中的一种或多种、以及B、Al、Ga、In和Tl中的一种或多种、和Mg、C、Zn、Hg、Be、Li和Cd中的一种或多种，优选地Mg掺杂的p型AlGaN,且具有在ρ-AlGaN顶部的金属欧姆接触。P型AlGaN提供特别好的特性。
[0084]在本方法的一个示例中，源极和漏极包括N、P、As中的一种或多种、以及B、Al、Ga、In和Tl中的一种或多种、以及Si和Ge中的一种或多种，优选地为Si掺杂的η型InGaN，且具有在n-1nGaN顶部的金属欧姆接触。η型InGaN提供特别好的特性。
[0085]在本方法的一个示例中，进一步包括
[0086]-提供衬底，例如S1、SiC、Ge、绝缘体上的S1、绝缘体上的Ge、自立式GaN衬底、自立式AlN衬底、和蓝宝石衬底，优选地为诸如〈I Il>Si衬底等的Si衬底，以及
[0087]-在衬底顶部提供外延II1-V半导电层叠层，包括:
[0088]-第一有源II1-V层，优选地为II1-N层，以及
[0089]-第二有源II1-V层，优选地为II1-N层。
[0090]在两个有源层之间形成2DEG (二维电子气)。在一个示例中，第一有源II1-V层具有20-500nm的厚度，优选地为从30nm到300nm，更优选地为从50nm到250nm，例如从IOOnm到150nm，和/或第二有源II1-V层具有IO-1OOnm的厚度，优选地为从20nm到50nm。例如在所获得的2DEG方面，这样的厚度组合为有源层提供良好的特性。
[0091]在一个示例中，第一有源II1-V层包括N、P、As中的一种或多种、以及B、Al、Ga、In和Tl中的一种或多种，优选地为GaNJP /或
[0092]第二有源II1-V层包括N、P、As中的一种或多种、以及B、Al、Ga、In和Tl中的一种或多种，优选地为AlGaN。如上所述，从所要获得的特性的角度来看，可选择II1-V层的组分，且可因此改变组分。在一个示例中，使用大约150nm厚的第一 GaN层以及大约20nm厚的第二 AlGaN层，可获得良好的结果。
[0093]在第二方面，本发明涉及诸如晶体管、诸如E模式晶体管等的半导体II1-V结构，包括
[0094]有源层，[0095]供用作掩膜的该有源层的保护层叠层，包括
[0096]II1-V蒸发层，其中，该蒸发层优选地具有2-10nm厚的厚度，例如5nm，
[0097]位于蒸发层顶部的II1-V蚀刻停止层，以及
[0098]位于蚀刻停止层顶部的掩膜层。
[0099]本半导体结构提供下列优势中的任何、组合或全部:显著减少的漏电流、推迟了栅极电介质击穿、经改进的栅极可靠性、合适的正阈值电压、在非本征的设备区域中不耗尽的2DEG层、势垒顶部表面不氧化、没有色散(得到维持了例如晶体管的良好的动态性能)等等。
[0100]在本半导体结构的一个示例中，包括栅极,该栅极包括II1-V材料,优选地P型II1-V材料，该II1-V栅极是优选地选择性地和外延再生长的栅极。
[0101]在本半导体结构的一个示例中，包括源极和漏极，该源极和漏极包括II1-V材料，优选地η型II1-V材料，该II1-V源极和漏极是优选地选择性地和外延再生长的源极和漏极。
[0102]在上面和下面描述本结构的优势。
[0103]在第三方面，本发明涉及包括半导体结构的设备，诸如晶体管、诸如E模式晶体管，例如JFET、FET、HEMT，例如增强模式HEMT、DHFET、LED、二极管、和电源设备。FET的类型及其应用被认为是例如:DGM0SFET，它是具有双栅极的MOSFET ;DNAFET，它是通过使用由单链DNA分子制成的栅极来检测匹配DNA链用作生物传感器的专用FET ;HEMT(高电子迁移率晶体管)，也被称为HFET (异质结构FET)，可使用诸如AlGaN等的三元半导体中的带隙工程来制成HEMT ;DHFET(双异质结构场效应晶体管)，它是形成在栅极和主体之间的隔离的全耗尽宽带隙材料；功率M0SFET，它仍然是I到200V的漏极-源极电压的设备的选择；ISFET，它被用来测量溶液中的离子浓度的离子敏感场效应晶体管；当离子浓度(例如H+，参见pH电极)改变时，通过晶体管的电流将因此改变；JFET (结型场效应晶体管)，它使用反向偏压的p-n结把栅极与主体分离开来;MESFET (金属-半导体场效应晶体管)，它用Schottky (肖特基)势垒代替JFET的p-n结；被用于GaAs和其他II1-V半导体材料中；M0DFET (调制掺杂场效应晶体管)，它使用由有源区域的梯度掺杂而形成的量子阱结构；M0SFET (金属氧化物半导体场效应晶体管)利用在栅极和主体之间的绝缘体(通常是Si02);以及IGBT，在快速切换和电压阻断能力非常重要的场合，它可用于开关内燃机点火线圈。
[0104]在FET中，在以线性模式操作时，电子可通过沟道向任一方向流动，且漏极端和源极端的命名惯例在某种程度上是任意的，这是由于设备通常(但不总是)是从源极到漏极对称构建的。这使得FET适用于在路径之间开关模拟信号(复用)或电功率(双向功率开关)。有了这种概念，例如，可构造一个固态混合板或电源矩阵变换器。
[0105]对于一些应用，例如高电压FET，设备通常被不对称地构建，且漏极端与源极端和栅极端分开较大间距，以便耐受在漏极端和其他端子之间的高电压。
[0106]在第四方面，本发明涉及包括设备和/或半导体结构的电路，例如电路、开关、高功率RF放大器、高功率应用、高电压应用、图像传感器、生物传感器和离子传感器。
[0107]该电路也可应用于例如数字电路和功率应用，包括现代时序模拟电路、电压调节器、放大器、功率变送器、功率转换器如AC-DC转换器、DC-DC转换器(如半桥、全桥或推挽电路)、和DC-AC转换器、电机驱动器等。
[0108]本电路例如应用于所提及的数字电路，或用于功率转换和功率开关应用的电路。[0109]本电路应用于例如生物传感器，生物传感器是把生物组件与物理化学检测器组件组合起来的用于检测被分析物的分析设备。在一个示例中，它由3个部分组成:
[0110]敏感生物元件、生物衍生材料、或仿生元件；
[0111]把从被分析物与生物元件交互得到的信号变换成另一信号的换能器或检测器元件；以及
[0112]关联的电子设备或信号处理器。
[0113]本电路应用于例如气体传感器或离子传感器。
[0114]还通过附图详述本发明，附图是示例性的和解释性的，且不限制本发明的范围。本领域中的技术人员应明白，无论是否明显，许多变种都可以被认为是落在由权利要求保护的范围内。
[0115]附图简述
[0116]图1不出外延层叠层的横截面。
[0117]图2示出具有本征部分和非本征部分的半导体设备的横截面。
[0118]图3a_h示出根据本发明的制造半导体设备的方法步骤的横截面。
[0119]附图详细描述
[0120]在本发明中，提供了诸如HEMT和JFET等的增强模式晶体管，其包括第一有源(InAl) GaN层(沟道，图1中的层I )、第二有源InAlGaN层(势垒，层2)和包括GaN蒸发层(层3)的保护层叠层、Al (Ga)N蚀刻停止层(层4)、和SiN屏蔽层(层5)，其中，在设备的栅极区域中移除这一 AlGaN蚀刻停止层(图3c)和SiN屏蔽层(图3b)。然后，在蒸发GaN蒸发层(图3e)后，在这一区域中选择性地再生长P型(Al)GaN (图3f)。在其中还没有移除保护层叠层之处，顶部SiN屏蔽层用作选择性的再生长工艺的掩膜，以使得此处不发生生长。保护层叠层也用作设备的钝化层。
[0121]在任何必要的工艺步骤(例如光刻法(图3a))期间，在局部移除栅极区域中的AlGaN蚀刻停止层和SiN屏蔽层前，例如因为其高温稳定性和化学性质，顶部SiN屏蔽层(层5)将保护底层III氮化物层。此外，在栅极区域中P-AlGaN外延再生长期间，它保护了有源设备层。SiN和SiOx是Si CMOS技术中两种最常用的电介质，尤其是在附加工艺期间用作(牺牲曾)覆盖材料以便保护敏感晶片区域。在优选的实施例中，这一层是在MOCVD反应器中原位沉积的具有高密度的化学计量的SiN。已经由
【发明者】通过实验证明，例如覆盖有原位SiN的HEMT结构不受具有高温预算的处理步骤影响，而覆盖有GaN封盖的结构或不封盖结构表现出沟道密度和电子迁移率的显著减少。
[0122]在另一示例中，SiN包含一些Al (AlSiN)0它通常为200nm厚(Inm - 500nm)。在任何其他处理发生之前，可通过PECVD或LPCVD SiN或SiOx从外部增厚原位SiN (对于超过500nm的厚度)。
[0123]可通过改变ICP或RIE蚀刻系统的参数来控制所形成的凹入的确切轮廓；这很重要，因为倾斜的凹入将决定当设备处于夹断状态时的电场峰值的形状，并且可允许局部降低最大电场强度，这对设备的可靠性来说很重要。
[0124]保护层叠层包括在SiN下的Al (Ga) N蚀刻停止层(层4)。氟化学中的SiN的干法蚀刻和湿法蚀刻两者都将在具有非常高的选择性的Al (Ga)N蚀刻停止层上停止(参见图3b)，因此它允许彻底移除剩余的SiN而不移除Al (Ga)N蚀刻停止层或下面的任何层。在优选的实施例中，这一层是纯AlN或富铝AlGaN，且然后例如在碱性溶液中或在抗蚀剂显影剂中以湿法蚀刻移除AlN或富铝AlGaN，暴露出底层GaN蒸发层(参见图3c)。由于这样的蚀刻工艺不蚀刻GaN蒸发层(即蚀刻是高度选择性的)，其厚度可保持非常薄。这很重要，因为已经发现，这一层的存在和性质影响整个异质结构的极化电荷分布和能带排列，且作为结果影响2DEG的性质(例如电子密度)。通过把GaN层保持很薄，减少了这种影响。
[0125]在另一示例中，Al (Ga) N蚀刻停止层也包含一些Ga，且在受控干法蚀刻工艺(这对GaN是低选择性或非选择性)中完成移除。
[0126]然后，把晶片加载回MOCVD反应器内以便进行P型(Al)GaN (如图3d中所示的结构)的再生长。通常通过用诸如Mg、Be、C或Zn等的合适材料来掺杂一种材料，例如通过在反应器中使得Cp2Mg流动，来生长P型III氮化物。在再生长前，层叠层在氨溢流下被加热到高温。在所选择的条件下，GaN蒸发层在已经通过局部移除SiN屏蔽层和Al (Ga)N蚀刻停止层暴露出的栅极区域中蒸发，暴露出第二有源层(参见图3e)。对于这一点，由于这一层总是被覆盖，且从不暴露于任何可能的污染源，其表面处于允许外延再生长的恰当的洁净状态。生长将仅发生在其中已经移除SiN屏蔽层和Al (Ga) N蚀刻停止层的表面上(图3f)。通常，再生长层为50-400nm厚，例如100_250nm，例如150nm厚，且具有5.1O16-L IO2Vcm3的P型掺杂水平，例如1.1O17-L 1019/cm3，例如大约1.1O1Vcm30
[0127]源极和漏极接触是与2DEG的欧姆接触，且可通过沉积与保护层叠层的任何层接触或与第二有源层接触的金属层叠(例如Ti Al Ni Au、Ti Al Mo Au、Ti Al Ti Au、Ti AlTiff> Ti Al W、Ti Al WCr……)来制成(图3g)。第二有源层可在金属沉积前被制成凹入。这可要求在源极和漏极区域中通过蚀刻局部选择性移除保护层叠层的一些层。在一个示例中，在基于氟化学的干法蚀刻系统中完成这种移除，例如在电感耦合的等离子体系统中，把SF6或CF4用作蚀刻气体且 RF (或“台板”)和ICP (或“线圈”)蚀刻功率分别为IOW和150W。
[0128]在一个示例中，在如上所述已经移除SiN屏蔽层和AlN蚀刻停止层后，在沉积金属叠层(图3h中的源接触9c和漏极接触9d)前，在源极区域(图3h中的9a)和漏极区域(图3h中的9b)中选择性地再生长η型(In) GaN。
[0129]还可通过通常在800° C和900° C之间的温度下，例如在850° C，在氮气气氛或合成气体气氛中，进行热退火改进接触性质。当已经在再生长的η型InGaN上沉积触点时，退火温度可大幅减少，例如低于600° C。这种降低的热预算可允许新的处理选项，例如其中在欧姆接触前界定栅极的栅极第一方法。
[0130]在一个示例中，通过界定隔离图案继续进行处理。通过界定隔离图案来继续处理。通过执行光致抗蚀剂沉积和光刻法步骤来完成此举。在一个示例中，因此形成的光致抗蚀剂图案用作台面的蚀刻的掩膜，例如在基于氯化学的干法蚀刻系统中，例如在电感耦合的等离子体系统中，把Cl2或BCl3用作蚀刻气体且RF (或“台板”)和ICP (或“线圈”)蚀刻功率分别为50W和150W。在另一示例中，这样形成的图案用作杂质注入的掩膜，例如通过注入氮、氦、氢、硼、铁、或镁。在一个示例中，杂质注入使用三个注入步骤，例如一个步骤处于30keV的加速电压，注入6倍1012/cm2的N14的剂量，第二步骤处于160keV的加速电压，注入1.8倍1013/cm2的N14的剂量，且第三步骤处于400keV的加速电压，注入2.5倍1013/cm2的N14的剂量。
[0131]通过与栅极区域中的再生长P型(Al)GaN形成欧姆接触来形成栅极接触(图3g)。首先，需要激活P型AlGaN (即，打破使得镁呈现电惰性的在氢和镁之间的键合)，例如通过在700° C的温度下在氮气氛中进行退火。在这一激活步骤期间，P型AlGaN的表面可受到牺牲层(例如SiOx)的保护。因为高温可劣化注入的隔离性能，可在植入隔离步骤之前完成P型AlGaN的激活。欧姆接触金属化通常包括含在氧气氛中大约700° C的温度下形成合金的 Ni/Pt/Au。
[0132]在一个示例中，添加附加钝化层。在一个示例中，钝化层包括例如通过LPCVD或PE-CVD或ICP-CVD沉积的SiN或Si氧化物。在一个示例中，通过执行光刻法步骤和蚀刻钝化层，例如通过HF或缓冲HF中的湿法蚀刻，或通过氟化学中的RIE或ICP等离子体工具中的干法蚀刻，在钝化层中制成开口后，在钝化层中制成开口，以便露出设备终端。
[0133]在一个示例中，使用本领域中的技术人员已知的方法界定附加的金属互连层，以便允许用于栅极、源极、和漏极电流的低电阻率路径。
[0134]在一个示例中，添加附加的电介质层，以便防止在空气中表面闪燃或击穿。在优选的示例中，有源设备是晶体管。在一个示例中，晶体管被定义为HEMT设备或JFET晶体管。从文献可得知各种类型的HEMT设备，例如PHEMT、E-HEMT, D-HEMT、或DHFET。在另一示例中，有源设备是二极管。在另一示例中，有源设备是发光二极管。
[0135]在本发明中可以组合以上的方法步骤、示例、尺度等等中的两个或更多个，这例如取决于最终的设备、晶体管等等的要求。
【权利要求】
1.一种制造半导体II1-V结构的方法，包括 提供有源层， 提供用作所述有源层的掩膜的保护层叠层，包括 II1-V蒸发层，其中，所述蒸发层优选地具有2-10nm厚的厚度，例如5nm， 位于所述蒸发层顶部的II1-V蚀刻停止层，以及 位于所述蚀刻停止层顶部的掩膜层。
2.如权利要求1所述的方法，其特征在于， 所述II1-V蒸发层包括N、P、As中的一种或多种、以及B、Al、Ga、In、和Tl中的一种或多种，优选地为GaN，和/或 所述II1-V蚀刻停止层包括N、P、As中的一种或多种、以及B、Al、Ga、In、和Tl中的一种或多种，优选地为AlGaN，和/或 所述蚀刻停止层具有0.3nm -1OOnm的厚度，优选地为从Inm到IOnm,例如2_5nm,和/或 所述掩膜层包括S1、Al、O、和N中的一种或多种，优选地为SiNjP /或所述掩膜层具有l_500nm的厚度，优选地为从30nm到400nm，更优选地为从50nm到300nm,例如从 1OOnm 到 200nm。
3.如权利要求1或2所述的方法，其特征在于，设置栅极通过位于所述有源层上的所述保护层叠层，其中，所述栅极包括II1-V材料，优选地为P型II1-V材料，且其中，优选地选择性地且外延地再生长所述栅极。
4.如权利要求3所述的方法，其特征在于，在所述栅极P型II1-V材料上形成欧姆接触。
5.如权利要求3或4所述的方法，其特征在于，通过MOCVD进行所述再生长。
6.如权利要求1-5中任一项所述的方法，其特征在于，在所述掩膜层顶部提供光致抗蚀剂掩膜，且界定、优选光刻地界定栅极区域。
7.如权利要求1-6中任一项所述的方法，其特征在于，所述栅极包括N、P、As中的一种或多种、以及B、Al、Ga、In、和Tl中的一种或多种，优选地为p型AlGaN。
8.如权利要求1-7中任一项所述的方法，其特征在于，进一步包括 -提供衬底，例如S1、SiC、Ge、绝缘体上的S1、绝缘体上的Ge、蓝宝石衬底及其组合，优选地为诸如〈IIDSi衬底等的Si衬底，以及 -其中，通过位于所述衬底顶部的外延II1-V半导电层叠层来设置所述有源层，包括: -第一有源II1-V层，优选地为II1-N层，以及 -第二有源II1-V层，优选地为II1-N层。
9.如权利要求8所述的方法，其特征在于， 所述第一有源II1-V层具有20-500nm的厚度，优选地为从30nm到300nm，更优选地为从50nm到250nm,例如从IOOnm到150nm,和/或 所述第二有源II1-V层具有IO-1OOnm的厚度，优选地为从20nm到50nm，和/或所述第一有源II1-V层包括N、P、As中的一种或多种、以及B、Al、Ga、In、和Tl中的一种或多种，优选地为GaN，和/或 所述第二有源II1-V层包括N、P、As中的一种或多种、以及B、Al、Ga、In、和Tl中的一种或多种，优选地为AlGaN。
10.如权利要求1或2所述的方法，其特征在于，将源极和漏极设置为通过位于所述有源层上的所述保护层叠层，其特征在于，所述栅极包括II1-V材料，优选地为η型II1-V材料，且其中，优选地选择性地和外延地再生长所述源极和漏极。
11.如权利要求10所述的方法，其特征在于，在所述源极和漏极η型II1-V材料上形成欧姆接触。
12.如权利要求10或11所述的方法，其特征在于，通过MOCVD进行所述再生长。
13.如权利要求1-2或10-12中的任何所述的所述方法，其特征在于，在所述掩膜层顶部设置光致抗蚀剂掩膜，且界定、优选光刻地界定栅极区域。
14.如权利要求1-2或10-13中的任何所述的所述方法，其特征在于，所述源极和漏极包括N、P、As中的一种或多种、以及B、Al、Ga、In、和Tl中的一种或多种，优选地为η型InGaN0
15.一种半导体II1-V结构，包括 有源层， 供用作掩膜的所述有源层的保护层叠层，包括 II1-V蒸发层，其中，所述蒸发层优选地具有2-10nm厚的厚度，例如5nm， 位于所述蒸发层顶部的II1-V蚀刻停止层，以及 位于所述蚀刻停止层顶部的掩膜层。
16.如权利要求15所述的半导体结构，其特征在于，包括栅极，所述栅极包括II1-V材料，优选地为P型II1-V材料，所述II1-V栅极优选地是选择性地和外延地再生长的栅极。
17.如权利要求16中所述的所述半导体结构，其特征在于，在所述栅极P型II1-V材料上形成欧姆接触。
18.如权利要求15所述的半导体结构，其特征在于，包括源极和漏极，所述源极和漏极包括II1-V材料，优选地为η型II1-V材料，所述II1-V源极和漏极优选地是选择性地和外延地再生长的栅极。
19.如权利要求18所述的半导体结构，其特征在于，在所述源极和漏极η型II1-V材料上形成欧姆接触。
20.一种包括如权利要求15-19中任一项所述的半导体结构设备，诸如晶体管，诸如E模式晶体管，例如JFET、晶体管、FET、ΗΕΜΤ，例如增强模式HEMT、DHFET, LED、二极管和电源设备。
21.—种包括如权利要求15-19中的任何所述的半导体结构和/或如权利要求20所述的设备的电路，例如电路、开关、高功率应用、高电压应用、图像传感器、生物传感器、集成逻辑和离子传感器。
【文档编号】H01L29/66GK103797581SQ201280035805
【公开日】2014年5月14日 申请日期:2012年7月6日 优先权日:2011年7月18日
【发明者】J·德鲁恩, S·迪格鲁特, M·杰曼 申请人:埃皮根股份有限公司