在横向外延过生长区域中形成基于无缺陷鳍的器件的制作方法
【专利说明】
【背景技术】
技术领域
[0001 ]电路器件以及基于鳍电路器件的制造和结构。
[0002]相关技术描述
[0003]半导体(例如，硅)衬底上的衬底(例如，集成电路(IC))晶体管、电阻、电容等上的电路器件的改进性能通常是在这些器件的设计、制造以及操作期间所考虑的主要因素。例如，在金属氧化物半导体(MOS)晶体管器件的设计和制造或形成期间，诸如在互补金属氧化物半导体(CMOS)中使用的那些，通常期望提高N型MOS器件(n-MOS)沟道中电子的运动和提高P型MOS器件(p-MOS)沟道中带正电的空穴的运动。然而，由于在用于形成MOS的材料的层之间生成的晶格失配和缺陷而使性能和运动减慢。
[0004]对于一些COMS实现，在硅上的晶格失配的材料(像II1-V材料)外延生长的共同集成(co-1ntegrat1n)是很大挑战。目前不存在先进的解决方案来将η-和p-MOS材料外延生长共同集成到单个硅衬底上。因此，在当前应用中，由于材料中的大晶格失配，当在硅材料衬底上生长新型材料(I I1-V，锗(Ge))时会生成缺陷。
【附图说明】
[0005]图1是在衬底的顶面上形成浅沟槽隔离(STI)材料之后的半导体衬底底部的一部分的示意截面图。
[0006]图2示出了在形成STI区域和在STI区域之间的沟槽之后的图1的半导体衬底。
[0007]图3示出了在STI区域之间的沟槽中形成外延材料之后的图1的半导体衬底。
[0008]图4示出了在对形成于沟槽之上和形成于STI区域之上的外延材料进行抛光和图案化之后的图1的半导体衬底。
[0009]图5示出了在从形成于STI区域之上的外延材料形成鳍之后的图1的半导体衬底。
[0010]图6示出了在鳍和沟槽之上形成STI材料的层之后的图1的半导体衬底。
[0011]图7示出了在对形成于鳍之上的STI层进行抛光之后;和在凹入蚀刻以暴露电子器件鳍之后的图1的半导体衬底。
[0012]图8是用于形成电子器件鳍对的示例工艺。
[0013]图9是用于形成电子器件鳍对的示例工艺。
[0014]图10示出了根据一个实现的计算设备。
【具体实施方式】
[0015]当在硅材料衬底(例如，单晶硅)上外延生长某些材料(例如，IIΙ-v型、或锗(Ge)材料)时，材料中的大晶格失配可生成缺陷。在一些情况下，可从浅沟槽隔离(STI)区域之间的沟槽中的衬底表面外延生长材料。可图案化并蚀刻该生长以形成可在其中或其上形成器件的材料的“鳍”。因此，在从该生长图案化并蚀刻得到鳍之后，在可在其中或其上形成器件的材料的“鳍”中可能存在缺陷。
[0016]例如，可通过使沟槽的高度(H)大于沟槽的宽度(W)和长度(L)使得比率H/W>= 1.5和H/L> = 1.5来捕捉缺陷或使缺陷沿着形成沟槽的STI的侧壁。该比率可给予最小H/W比率限制，来阻断形成于沟槽内的缓冲层中的许多缺陷。然而，存在仍保留在沟槽内的其他缺陷，包括源于STI侧壁处的堆叠层错(Stacking faults)。
[0017]可通过毯覆膜生长中的生长优化/技巧实现缺陷密度改善。然而，可能不存在沟槽中此类缺陷的减少。这些缺陷在整个沟槽中传播并可导致建立在器件层上的器件中的产率和变化问题，该器件层从在沟槽之上延伸的外延生长形成。该传播可存在于形成于鳍中的“鳍”器件中，图案化和蚀刻在沟槽上延伸的外延生长得到鳍。这种鳍器件可包括形成于“鳍”的侧壁中或上的鳍集成电路(IC)晶体管、电阻器、电容器等，“鳍”的侧壁从半导体(例如，硅)衬底或其他材料生长或在半导体(例如，硅)衬底或其他材料之上延伸。此类器件可以包括鳍金属氧化物半导体(MOS)晶体管器件，诸如在基于N型MOS器件(n-MOS)沟道中的电子的运动和P型MOS器件(p-MOS)沟道中带正电的空穴的运动的互补金属氧化物半导体(CMOS)中使用的那些。
[0018]根据实施例，可通过在沟槽的底部处的衬底表面上外延生长材料的第一层来避免此类缺陷，该沟槽形成于浅沟槽隔离(STI)区域的侧壁之间。接着可在沟槽中的第一层上和在STI区域的顶面之上外延生长材料的第二层。第二层可具有在沟槽之上和在STI区域的顶面的部分上延伸的第二宽度。然后，可图案化和蚀刻该第二层以在STI区域的顶面的部分之上且接近沟槽形成电子器件鳍对。该工艺可避免由于在层界面中的晶格失配引起的鳍中的结晶缺陷。例如，沟槽中的缺陷(例如，结晶缺陷)可能没有延伸到横向外延过生长区域(例如，在STI区域的顶面的部分之上延伸的第二层的部分)中或不存在于横向过生长区域中。因此，由该材料形成的鳍可提供电子器件材料(例如，阱和沟道)，在该电子器件材料中可形成无缺陷的基于鳍的器件。
[0019]图1是在衬底的顶面上形成STI材料的层之后的半导体衬底基底的一部分的示意截面图。图1示出了具有顶面103的材料102的半导体衬底或基底1I。衬底1I可包括硅、多晶硅、单晶硅、或用于形成硅基底或衬底(诸如，硅晶片)的各种其他适当的技术，由硅、多晶硅、单晶硅、或用于形成硅基底或衬底(诸如，硅晶片)的各种其他适当的技术形成、采用由硅、多晶硅、单晶硅沉积、或用于形成硅基底或衬底(诸如，硅晶片)的各种其他适当的技术沉积，或从由硅、多晶硅、单晶硅、或用于形成硅基底或衬底(诸如，硅晶片)的各种其他适当的技术生长。例如，根据实施例，衬底101可通过生长单晶硅衬底基底材料形成，单晶硅衬底基底材料具有纯硅的在100埃和1000埃之间的厚度。替代地，衬底101可通过各种合适的硅或硅合金材料102的充分化学汽相沉积(CVD)以形成具有在一和三微米厚度之间的厚度(诸如通过CVD形成二微米厚度的厚度)的材料的层来形成。还可认为，衬底101可以是弛豫的、非弛豫的、分级的、和/或非分级的硅合金材料102。材料102可以是在表面103处的弛豫材料(例如，具有非应变的晶格)。材料102可以是单晶娃材料。衬底102可由娃制成并且有具有
(100)晶体定向材料(例如，根据米勒指数)的顶面103。衬底101可以是“斜切(miscut)”衬底。
[0020]图1还显示了在衬底101的顶面103上形成或生长的浅沟道隔离(STI)材料104的层。STI材料104可由氧化物或氮化物、或它们的组合构成。STI材料104可由SiC或本领域已知的另一材料构成。STI材料104可通过原子层沉积(ALD)或化学汽相沉积(CVD)形成。通常经由等离子体增强化学沉积(PECVD)来沉积STI材料104。在一些情况下，STI材料104可通过在400°C下的ALS、CVD、TE0S+02+RF的PECVD形成。在一些情况下，如本领域所已知的，可在工艺(例如，PECVD)期间使用各种氧前驱体、硅烷前驱体、或通用前驱体中的任一个来形成STI材料104。
[0021]材料104的底面可具有与材料102(例如，在表面103处)相同的(100)晶体取向。在一些情况下，材料104的底面可具有与材料102 (例如，在表面103处)相同的晶格尺寸。材料104可以是相对于材料104的与表面103的界面(例如，材料104化学或原子地结合至下面的表面13)的弛豫的材料(例如，具有非应变的晶格)。
[0022]图2示出了在形成STI区域和在STI区域之间的沟槽之后的图1的半导体衬底。图2显示了在STI区域107、108和110与表面103之间限定的沟槽105和106。可通过如本领域所已知的图案化和蚀刻形成区域107、108和110。这可包括形成STI材料104的毯覆层，然后图案化和蚀刻材料104以形成STI区域107、108和110。在一些情况下，图案化和蚀刻材料104以形成STI区域包括使用抗蚀剂或在抗蚀剂下方的硬掩模用于图案化材料。在一些情况下，1、2、或3层抗蚀剂层可用于图案化材料。在一些情况下，图案化和蚀刻材料104以形成STI区域包括在10-100毫托范围内的压力下并且在室温下使用02或02/Ar等离子体蚀刻。这种图案化和蚀刻还可包括通过在10-100毫托范围内的压力下并且在室温下采用碳氟化合物(例如，CF4和/或C4F8)、02和Ar蚀刻氧化物，包括STI材料。
[0023]STI区域108具有侧壁112和顶面Iiec3STI区域110具有侧壁114和顶面118。侧壁112和114可以是垂直于水平平面表面103和水平平面表面116和118的垂直平面表面(例如，相对于水平平面表面103和水平平面表面116和118成直角)。侧壁可包括或可以是STI材料104 ATI区域108和110可具有在100和1000纳米(nm)之间的宽度。
[0024]沟槽105和106可通过区域107、108和110的侧壁限定。更具体而言，图2示出了的沟槽106，沟槽106由区域108的侧壁112处的侧面、区域110的侧壁114处的侧面、在顶面103处的底部、和毗邻(例如，接近)顶面116或118的顶部限定或具有区域108的侧壁112处的侧面、区域110的侧壁114处的侧面、在顶面103处的底部、和毗邻(例如，接近)顶面116或118的顶部。沟槽105和106可包括在沟槽的底部处被暴露的材料102的表面103，诸如结晶材料的平面或平坦化(planarized)表面。在一些情况下，由其他STI区域的附加侧壁限定沟槽105和106的每一个，其他STI区域诸如具有类似于侧壁112和114的侧壁、和类似于表面116或118的顶面，但限定沟槽106的长度L的前和后STI。
[0025]沟槽106可具有由在区域108的侧壁112和在区域110的侧壁114处的侧面之间的水平距离限定的宽度W1。宽度LI可以是在10和100纳米(nm)之间的宽度。在一些情况下，Wl为大约25nm。
[0026]沟槽106可具有由在顶面103和顶面116或118之间的垂直距离限定的高度HI。高度Hl可以是在30和300纳米(nm)之间的高度。在一些情况下，Hl为大约75nm。沟槽的Hl可大于沟槽的Wl使得比(rat1)Hl/Wl> = 1.5。在一些情况下，比率H1/W1 = 1.5。在一些情况下，比率 H1/W1> = 2.0。
[0027]沟槽106可具有长度LI，长度LI被定义为进入页面并且沿着侧壁112或侧壁114的长度。长度LI可以是在10和100纳米(nm)之间的长度。在一些示例中，LI为大约25nm。在一些情况下，LI等于Wl (或大约与Wl相同)。沟槽的Hl可大于沟槽的LI使得比率Hl/Ll〉= 1.5。在一些情况下，比H1/L1 = 1.5。在一些情况下，比率H1/L1> = 2.0。根据一些实施例，Wl可在10和15纳米(nm)之间并且Hl可以为350纳米(nm)。可选地，LI可等于Wl。
[0028]图2显示了在STI区域107、108和110与表面103之间定义的沟槽105和106。然而，可以设想，更多类似的沟槽和区域(例如，至少几百或成百上千)可存在于衬底101上。
[0029]图3示出了在STI区域之间的沟槽中形成外延材料之后的图1的半导体衬底。图3示出了在沟槽106中形成外延材料，然而可以设想，沟槽106表示在衬底101上的STI区域中