静态存储单元及其形成方法与流程

本发明涉及半导体技术领域，特别涉及一种静态存储单元及其形成方法。

背景技术：
静态随机存储器(StaticRandomAccessMemory，SRAM)作为存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于电脑、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。随着半导体工艺技术的不断发展，工艺节点逐渐减小，多栅器件获得到了广泛的关注，鳍式场效应晶体管(FinFET)是一种常见的多栅器件，被广泛应用于SRAM晶体管中，能够有效的提高SRAM晶体管的性能。如图1，为采用鳍式场效应晶体管形成的SRAM存储单元的俯视示意图。所述SRAM存储单元包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3以及第四NMOS晶体管N4。其中，所述第一PMOS晶体管P1和第二PMOS晶体管P2为上拉晶体管；所述第一NMOS晶体管N1和第二NMOS晶体管N2为下拉晶体管。第三NMOS晶体管N3和第四NMOS晶体管N4为传输晶体管。在SRAM存储器的存储单元中，相对于上拉晶体管，下拉晶体管通常需要更大的驱动电流，一般要求下拉晶体管N1、N2、上拉晶体管P1、P2和传输晶体管N3、N4的驱动电流比为2:1:1，而晶体管的驱动电流与晶体管的栅宽成正比，即要求下拉晶体管N1、N2、上拉晶体管P1、P2和传输晶体管N3、N4的栅宽比为2:1:1。现有技术中，在同一个SRAM存储单元中形成的鳍部的尺寸是相同的，并且单个鳍部形成的晶体管具有相同的栅宽，所以，所述下拉晶体管N1、N2分别具有两个鳍部，从而使下拉晶体管N1、N2的栅宽为上拉晶体管P1、P2和传输晶体管N3、N4的栅宽的两倍。但是，单个鳍部形成的晶体管的驱动电流大小已经完全可以满足下拉晶体管N1、N2的驱动电流的大小要求，但是为了满足电路中驱动电流的比例要求，就不得不增加电路中鳍部的数量，使得SRAM存储单元的面积提高，降低电路的集成度。另一方面，随着工艺节点的进一步缩小，下拉晶体管N1、N2的两个鳍部之间的距离也随之进一步缩小，受工艺条件限制，距离较小的两个鳍部形成难度会较大，且形成的这两个鳍部的质量也会较差，就会影响了下拉晶体管的质量稳定性，最终使得形成的SRAM存储器的性能不够稳定。更多关于SRAM存储器的形成方法，请参考公开号为“US20050073060A1”的美国专利。

技术实现要素：
本发明解决的问题是提供一种静态存储单元及其形成方法，可以提高具有所述静态存储单元的SRAM的电路的集成度以及性能。为解决上述问题，本发明提供了一种静态存储单元的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在所述第一区域内形成第一鳍部，所述第一鳍部顶部具有硬掩膜层；在所述第二区域内形成第二鳍部，所述第二鳍部与第一鳍部的顶部齐平；在所述半导体衬底表面形成第一介质层，所述第一介质层表面低于第一鳍部和第二鳍部的顶部；在所述第一鳍部上形成上拉晶体管，所述上拉晶体管包括覆盖第一鳍部和硬掩膜层的侧壁的第一栅极结构，和位于所述第一栅极结构两侧的第一鳍部内的第一源极和第一漏极，所述第一栅极结构位于第一介质层表面，与硬掩膜层的表面齐平，暴露出硬掩膜层的顶面；在所述第二鳍部上形成下拉晶体管，所述下拉晶体管包括横跨第二鳍部的第二栅极结构和位于所述第二栅极结构两侧的第二鳍部内的第二源极和第二漏极，所述第二栅极结构位于第一介质层表面，覆盖第二鳍部的侧壁和顶部表面，所述第二栅极结构的顶部与所述硬掩膜层齐平。可选的，形成所述第一鳍部和第二鳍部，并且使第一鳍部顶部具有硬掩膜层的方法包括：在所述半导体衬底表面形成硬掩膜层，所述硬掩膜层覆盖第一鳍部和第二鳍部位置，以所述硬掩膜层为掩膜刻蚀所述半导体衬底，形成第一鳍部和第二鳍部；在所述第一鳍部顶部的硬掩膜层表面形成光刻胶层；以所述光刻胶层为掩膜，去除第二鳍部顶部的硬掩膜层；去除所述光刻胶层。可选的，形成所述上拉晶体管和下拉晶体管的方法包括：在所述第一介质层表面形成覆盖第一鳍部、硬掩膜层和第二鳍部的栅介质层；在所述栅介质层表面形成多晶硅层，所述多晶硅层的表面高于硬掩膜层的表面；去除部分多晶硅层、部分栅介质层和部分硬掩膜层，暴露出第一鳍部的两端、第二鳍部的两端和部分第一介质层的表面；在所述暴露的第一鳍部两端形成第一源极和第一漏极；在所述暴露的第二鳍部两端形成第二源极和第二漏极；在所述第一介质层表面形成第二介质层；以所述硬掩膜层为停止层，平坦化所述第二介质层和多晶硅层，使所述第二介质层、多晶硅层和硬掩膜层的表面齐平，暴露出硬掩膜层的表面；去除所述多晶硅层；在第一区域的栅介质层表面形成第一金属栅极，在第二区域的栅介质层表面形成第二金属栅极，所述第一金属栅极、第二金属栅极的表面齐平，暴露出硬掩膜层的表面。可选的，还包括在所述第一金属栅极、第二金属栅极、硬掩膜层和第二介质层表面形成第三介质层；在所述第三介质层内形成连接第一鳍部一侧的第一金属栅极、第一源极和第一漏极的第一插塞，连接第二鳍部一侧的第二金属栅极、第二源极和第二漏极的第二插塞。可选的，所述硬掩膜层的材料为氮化硅或氮氧化硅。可选的，所述硬掩膜层的厚度为10nm～50nm。可选的，所述第一金属栅极和第二金属栅极的材料为Ti、TiW、TiN或W。可选的，所述栅介质层的材料为HfO2、HfSiO、HfSiON、HfTaO、HfZrO、Al2O3或ZrO2。可选的，所述第一介质层的形成方法为：在所述半导体衬底表面沉积第一介质材料层，所述第一介质材料层表面高于所述硬掩膜层；以所述硬掩膜层为停止层，采用化学机械研磨工艺进行平坦化，使所述第一介质材料层的表面与硬掩膜层的表面齐平；采用选择性刻蚀工艺，刻蚀所述第一介质材料层，形成第一介质层，所述第一介质层的表面低于第一鳍部的顶部。可选的，所述第一介质层的材料为氧化硅。可选的，所述第二介质层的材料为掺磷氧化硅、掺硼氧化硅或掺硼和磷氧化硅，所述第三介质层的材料为掺磷氧化硅、掺硼氧化硅或掺硼和磷氧化硅。为解决上述问题，本发明的技术方案还提供了一种静态存储单元，包括半导体衬底，所述半导体衬底包括第一区域和第二区域；位于所述第一区域的上拉晶体管，所述上拉晶体管包括：第一鳍部、位于所述第一鳍部顶部的硬掩膜层、第一栅极结构、位于所述第一栅极结构两侧的第一鳍部内的第一源极和第一漏极，所述第一栅极结构覆盖第一鳍部和硬掩膜层的侧壁，暴露出硬掩膜层的顶面；述第一鳍部顶部具有硬掩膜层；位于所述第二区域内的下拉晶体管，所述下拉晶体管包括：第二鳍部、第二栅极结构、位于所述第二栅极结构两侧的第一鳍部内的第一源极和第一漏极，所述第二栅极结构覆盖第二鳍部的侧壁和顶部表面，所述第二栅极结构的顶部与所述硬掩膜层齐平；位于所述第一栅极结构、第二栅极结构与半导体衬底之间的第一介质层。可选的，还包括位于所述半导体衬底表面的第二介质层，所述第二介质层的表面与第一栅极结构、第二栅极结构表面齐平。可选的，所述硬掩膜层的材料为氮化硅、氮氧化硅或氮碳化硅。可选的，所述硬掩膜层的厚度为10nm～50nm。可选的，还包括：位于所述第一栅极结构、第二栅极结构和第二介质层表面的第三介质层；位于所述第三介质层内，连接第一栅极结构、第一源极和第一漏极的第一插塞；位于所述第三介质层内，连接第二栅极结构、第二源极和第二漏极的第二插塞。可选的，所述第一栅极结构包括第一栅介质层和位于第一栅介质层表面的第一金属栅极，所述第二栅极结构包括第二栅介质层和位于第二栅介质层表面的第二金属栅极。可选的，所述第一金属栅极和第二金属栅极的材料为Ti、TiW、TiN或W。可选的，所述第一栅介质层和第二栅介质层的材料为HfO2、HfSiO、HfSiON、HfTaO、HfZrO、Al2O3或ZrO2。可选的，所述第一介质层的材料为氧化硅，所述第二介质层的材料为掺磷氧化硅、掺硼氧化硅或掺硼和磷氧化硅，所述第三介质层的材料为掺磷氧化硅、掺硼氧化硅或掺硼和磷氧化硅。与现有技术相比，本发明具有以下优点：本发明的技术方案，在半导体衬底的第一区域形成第一鳍部，所述第一鳍部顶部具有硬掩膜层，在第二区域形成第二鳍部，所述第二鳍部和第一鳍部的顶部齐平。在第一鳍部上形成上拉晶体管，所述上拉晶体管的第一栅极结构表面与硬掩膜层表面齐平，覆盖第一鳍部的侧壁；在第二鳍部上形成下拉晶体管，所述下拉晶体管的第二栅极结构顶部与硬掩膜层齐平，由于硬掩膜层的表面高于第二鳍部的顶部，所以，所述第二栅极覆盖第二鳍部的侧壁和顶面。所以，所述上拉晶体管的栅宽为第一鳍部的高度，而下拉晶体管的栅宽为第二鳍部高度的两倍与鳍部宽度之和，由于鳍部的宽度远小于鳍部的高度，所以下拉晶体管的栅宽与上拉晶体管的栅宽比为2:1，使得下拉晶体管与上拉晶体管的驱动电流比为2：1，可以满足实际电路的驱动电流的比例要求，并且所述下拉晶体管只具有一个鳍部，与现有技术相比，降低了静态存储单元中的鳍部数量，提高了静态存储单元的集成度。进一步的，由于受到工艺条件限制，距离较小的两个鳍部形成难度会较大，且形成的这两个鳍部的质量也会较差，所以，与现有技术中具有两个鳍部的下拉晶体管相比，本技术方案中，具有单个鳍部的下拉晶体管的形成工艺难度下降，从而性能也得到提高。进一步的，在形成所述上拉晶体管和下拉晶体管的过程中，所述硬掩膜层作为平坦化的停止层，一方面保护了第一鳍部的表面，另一方面所述硬掩膜层的高度限定了下拉晶体管的第二鳍部顶部的第二金属栅极的厚度，防止所述第二鳍部的第二金属栅极的厚度过小影响下拉晶体管的性能。附图说明图1是本发明的现有技术的SRAM存储单元的示意图；图2至图17是本发明的实施例中静态存储单元的形成过程的示意图；图18是采用本发明的静态存储单元形成的SRAM存储器单元的示意图。具体实施方式如背景技术中所述，现有技术中，SRAM存储器的电路集成度较低。本发明的技术方案提供了一种静态存储单元及其形成方法，所述静态存储单元的形成方法可以通过降低鳍式场效应晶体管的最小栅宽，降低存储单元中下拉晶体管的鳍部数量，从而提高电路的集成度，并且提高静态存储单元的性能。为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。所描述的实施例仅仅是本发明的可实施方式的一部分，而不是其全部。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。请参考图2，提供半导体衬底100。所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，可以是体材料也可以是复合结构如绝缘体上硅或绝缘体上锗。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底100的类型不应限制本发明的保护范围。本实施例中，所述半导体衬底100的材料为硅。所述半导体衬底100包括第一区域I和第二区域II，所述第一区域用于形成静态存储单元中的上拉晶体管，所述第二区域用于形成静态存储单元中的下拉晶体管。需要说明的是，本发明的实施例中，所述半导体衬底100内还形成有浅沟槽隔离结构(未标示)，所述浅沟槽隔离结构位于相邻的器件之间，使得相邻的器件电隔离。请参考图3，在所述半导体衬底100形成内第一鳍部101和第二鳍部102，所述第一鳍部101顶部具有硬掩膜层110。具体的，所述第一鳍部101和第二鳍部102的形成方法为：在所述半导体衬底100表面形成硬掩膜层(未示出)，所述硬掩膜层覆盖第一鳍部和第二鳍部的位置，以所述硬掩膜层为掩膜刻蚀所述半导体衬底100，形成第一鳍部101和第二鳍部102，所述第一鳍部101和第二鳍部102的顶部表面齐平；在所述第一鳍部101顶部的硬掩膜层110表面形成光刻胶层(未示出)，然后去除第二鳍部102顶部的硬掩膜层；去除所述光刻胶层，保留第一鳍部101顶部的硬掩膜层110。所述硬掩膜层110的厚度为10nm～50nm，所述硬掩膜层的材料为SiN或SiCN。所述硬掩膜层110作为后续工艺中采用化学机械研磨工艺进行平坦化的停止层，并且所述硬掩膜层110的厚度限定了后续在第二区域II上形成的下拉晶体管中，第二鳍部102顶部的第二金属栅极的厚度，确保所述下拉晶体管的性能稳定。请参考图4，在所述半导体衬底100表面形成第一介质材料层200。所述第一介质材料层200的材料为氧化硅或氮氧化硅。具体的，采用化学气相沉积工艺，在所述半导体衬底100表面形成所述第一介质材料层200，并且采用化学机械研磨工艺，对所述第一介质材料层200进行平坦化，使所述第一介质材料层200的表面与硬掩膜层110的表面齐平，使所述第一介质材料层200的表面高度一致，确保后续对所述第一介质材料层200进行刻蚀后形成的第一介质层的表面保持平整。请参考图5，刻蚀所述第一介质材料层200(请参考图4)，形成第一介质层201，使所述第一介质层201的表面低于第一鳍部101和第二鳍部102的顶部表面。具体的，采用选择性刻蚀工艺，刻蚀所述第一介质材料层200(请参考图3)，形成所述第一介质层201。所述选择性刻蚀工艺可以是湿法刻蚀或反应离子刻蚀工艺。请参考图6，在所述第一介质层201表面形成覆盖第一鳍部101、硬掩膜层110和第二鳍部102的栅介质层300。具体的，所述栅介质层300的材料为氧化硅或高K介质材料，所述高K介质材料可以是HfO2，HfSiO，HfSiON，HfTaO，HfZrO，Al2O3或ZrO2。所述栅介质层300的形成方法可以是化学气相沉积工艺、原子层沉积工艺或溅射工艺。本实施例中，采用溅射工艺，在Ar和O2氛围中溅射纯Hf靶，功率为50～100W，压强为1～10Pa，沉积形成HfO2栅介质层。请参考图7，在所述栅介质层300表面形成多晶硅层400。具体的，所述多晶硅层400的形成方法包括：采用化学气相沉积工艺，在所述栅介质层300表面形成多晶硅材料层，然后采用化学机械研磨工艺对所述多晶硅材料层进行平坦化，形成表面平坦的多晶硅层400，所述多晶硅层400的表面高于硬掩膜层110的顶部。后续在进行源漏注入工艺的过程中，可以防止注入离子透过硬掩膜层110进入第一鳍部100的沟道区域。请参考图8，刻蚀所述部分多晶硅层400(请参图7)、部分栅介质层300(请参图7)和部分硬掩膜层110(请参图7)，形成横跨第一鳍部101的第一伪栅结构411；刻蚀所述部分多晶硅层400(请参图7)和部分栅介质层300(请参图7)，形成横跨第二鳍部102的第二伪栅结构412，暴露出第一鳍部101和第二鳍部102的两端以及部分第一介质层201的表面。所述第一伪栅结构411包括第一多晶硅层401和第一栅介质层301，所述第二伪栅结构412包括第二多晶硅层402和第二栅介质层302，并且所述第一伪栅结构411和第二伪栅结构412之间不连续。具体的，形成所述第一伪栅结构411和第二伪栅结构412的方法为：在所述多晶硅层400(请参考图7)表面形成覆盖所述第一伪栅结构411和第二伪栅结构412的掩膜层(图中未示出)，以所述掩膜层为掩膜，刻蚀去除所述第一伪栅结构411两侧的部分多晶硅层、部分栅介质层和部分硬掩膜层，暴露出第一伪栅结构411两侧的第一鳍部101的两端表面及第一介质层201的表面，去除第二伪栅结构412两侧的部分多晶硅层和部分栅介质层，暴露出第二伪栅结构412两侧的第二鳍部102的两端表面及第一介质层201的表面，并且使所述第一伪栅结构411和第二伪栅结构412之间断开。请参考图9，为形成所述第一伪栅结构411(请参考图8)和第二伪栅结构412(请参考图8)之后的俯视示意图。图8为沿AA’方向的剖面图。形成所述第一伪栅结构411(请参考图8)和第二伪栅结构412(请参考图8)之后，暴露出第一伪栅结构411两侧的部分第一鳍部101和位于第二伪栅结构412两侧的部分第二鳍部102。请参考图10，在所述第一伪栅结构411(请参考图8)两侧的第一鳍部101(请参考图9)内形成第一源极111和第一漏极121，在所述第二伪栅结构412(请参考图8)两侧的第二鳍部102(请参考图9)内形成第二源极112和第二漏极122。本实施例中，采用离子注入工艺形成所述第一源极111、第一漏极121、第二源极112和第二漏极122。本实施例中，所述第一多晶硅层401(请参考图8)覆盖硬掩膜层110，在进行所述离子注入工艺形成源漏的过程中，可以防止注入离子透过硬掩膜层110进入第一鳍部101和第二鳍部102的沟道区域。请参考图11，在所述第一介质层201表面形成第二介质层500，并进行平坦化使所述第二介质层500、第一多晶硅层401和第二多晶硅层402的表面齐平。所述第二介质层500的材料为掺磷氧化硅、掺硼氧化硅或掺硼和磷氧化硅。具体的，采用化学气相沉积工艺在所述第一介质层201表面形成第二介质材料层，所述第二介质材料层覆盖第一伪栅结构411、第二伪栅结构412以及第一源极111(请参考图10)、第一漏极121(请参考图10)、第二源极112(请参考图10)和第二漏极122(请参考图10)；采用化学机械研磨工艺，对所述第二介质材料层进行平坦化，形成第二介质层500。本实施例中，以所述硬掩膜层110为研磨停止层，使形成的第二介质层500、第一多晶硅层401和第二多晶硅层402的表面与硬掩膜层110的表面齐平。在本发明的其他实施例中，也可以使所述第二介质层500的表面高于硬掩膜层的顶部表面。请参考图12，为形成所述第二介质层500之后的俯视示意图。由于所述第二介质层500、第一多晶硅层401和第二多晶硅层402的表面与硬掩膜层110的表面齐平，所以暴露出硬掩膜层110的表面，所述硬掩膜层110将第一多晶硅层401断开。请参考图13，去除所述第一多晶硅层401(请参考图11)和第二多晶硅层402(请参考图11)，形成第一金属栅极403和第二金属栅极404。具体的，采用选择性刻蚀工艺，去除所述第一多晶硅层401(请参考图11)和第二多晶硅层402(请参考图11)，所述选择性刻蚀工艺可以是湿法刻蚀或反应离子刻蚀工艺。去除所述第一多晶硅层401(请参考图11)和第二多晶硅层402(请参考图11)之后，暴露出位于所述第二介质层500之间的第一栅介质层301和第二栅介质层302的表面。在所述第一栅介质层301和第二栅介质层302的表面沉积金属栅极材料，所述金属栅极材料覆盖第二介质层500和硬掩膜层110的表面。采用化学机械研磨工艺，以所述硬掩膜层作为停止层，进行平坦化，去除覆盖第二介质层500和硬掩膜层110的金属栅极材料，形成第一金属栅极403和第二金属栅极404，并且所述第一金属栅极403、第二金属栅极404、第二介质层500和硬掩膜层110的表面齐平。通过以上步骤在第一区域形成了静态存储单元的上拉晶体管，在第二区域上形成了静态存储单元的下拉晶体管。由于所述第一鳍部101和第二鳍部102的高度相同，而所述第一鳍部101表面具有硬掩膜层100，所以当第二金属栅极404的表面与硬掩膜层110齐平时，就会覆盖第二鳍部102的顶部表面，使得所述下拉晶体管的栅宽为第二鳍部102高度的两倍与第二鳍部102宽度之和。而当第一金属栅极403的表面与所述硬掩膜层110的表面齐平，所以第一金属栅极403以及第一栅介质层301被所述硬掩膜层110断开，所以所述上拉晶体管的栅宽仅为第一鳍部101的高度。由于实际应用中，鳍部的宽度很小，所以所述下拉晶体管和上拉晶体管的栅宽之比近似为2:1，使得所述下拉晶体管和上拉晶体管的驱动电流比为2:1，从而满足实际静态存储单元中对于下拉晶体管和上拉晶体管的驱动电流比例的要求。与现有技术相比，本发明的实施例降低了下拉晶体管中鳍部的使用数量，可以提高静态存储单元的集成度。并且由于下拉晶体管中只需要形成一个鳍部，可以降低鳍部的形成难度，提高基于所述存储单元的SRAM的性能。请参考图14，为图13所示的形成所述上拉晶体管和下拉晶体管之后的静态存储单元的俯视示意图。请参考图15，在所述第二介质层500、第一金属栅极403、第二金属栅极404和硬掩膜层110表面形成第三介质层600。具体的，采用化学气相沉积工艺形成所述第三介质层600，所述第三介质层600的材料为掺磷氧化硅、掺硼氧化硅或掺硼和磷氧化硅。请参考图16，在所述第三介质层600内，形成第一插塞701和第二插塞702。所述第一插塞701分别位于第一金属栅极403、第一源极(未示出)和第一源极(未示出)的表面，所述第二插塞702则分别位于第二金属栅极404、第二源极(未示出)和第二漏极(未示出)的表面。本实施例中，只在位于所述第一鳍部101一侧的第一金属栅极403表面形成第一插塞。所述上拉晶体管，通过第一插塞701与后续在第三介质层600表面形成的金属互连结构与静态存储器中的其他存储单元连接。下拉晶体管，通过第二插塞702与后续在第三介质层600表面形成的金属互连结构或半导体器件相连。请参考图17，为形成所述第一插塞701和第二插塞702的俯视示意图。后续在所述第三介质层600表面可以形成与第一插塞701和第二插塞702电学连接的金属互连结构或半导体器件。本发明的实施例还提供了一种采用上述方法形成的静态存储单元。请继续参考图16，为本发明采用上述方法形成的静态存储单元的示意图。所述静态存储单元包括：半导体衬底100，所述半导体衬底包括第一区域和第二区域；位于所述第一区域的上拉晶体管；位于所述第二区域的下拉晶体管。所述上拉晶体管包括：第一鳍部101；位于所述第一鳍部101顶部的硬掩膜层110；第一栅极结构，所述第一栅极结构包括第一栅介质层301和位于所述第一栅介质层表面的第一金属栅极403，所述第一栅极结构覆盖第一鳍部101和硬掩膜层110的侧壁；位于所述第一栅极结构两侧的第一鳍部101内的第一源极和第一漏极(图中未示出)，暴露出硬掩膜层110的顶面。所述下拉晶体管包括：第二鳍部102；第二栅极结构，所述第二栅极结构包括第二栅介质层302和位于所述第二栅介质层表面的第二金属栅极404，所述第一栅极结构覆盖第二鳍部102的侧壁和顶面，所述第二栅极结构的顶部与所述硬掩膜层110齐平。所述静态存储单元还包括位于所述第一栅极结构、第二栅极结构与半导体衬底100之间的第一介质层201。具体的，所述硬掩膜层110的材料为SiON、SiN或SiCN；所述第一介质层201的材料为氧化硅或氮氧化硅；所述第一栅介质层301和第二栅介质层302的材料为氧化硅或者高K材料，所述高K材料包括：HfO2、HfSiO、HfSiON、HfTaO、HfZrO、Al2O3或ZrO2；所述第一金属栅极403和第二金属栅极404的材料为Ti、TiW、TiN或W。所述静态存储单元还包括：位于第一金属栅极403、第二金属栅极404、硬掩膜层110和第二介质层500表面的第三介质层600；位于第三介质层600内，连接第一金属栅极403、第一源极和第一漏极的第一插塞701；位于第三介质层600内，连接第二金属栅极404、第二源极和第二漏极的第二插塞702。本发明的实施例中，形成的静态存储单元，既满足了下拉晶体管与上拉晶体管的驱动电流比为2:1的要求，而且降低了下拉晶体管的鳍部数量，所述静态存储单元的集成度高，性能稳定。采用本实施例中的静态存储单元形成的SRAM单元如图18所示，其中下拉晶体管N1和上拉晶体管P1的栅极通过互连结构连接，下拉晶体管N2和上拉晶体管P2的栅极通过互连结构连接。下拉晶体管N1、N2均由一个鳍部形成，并且所述上拉晶体管P1、P2和传输晶体管N3、N4的形成方法与本实施例中第一区域的上拉晶体管的形成方法一致，所以可以同时形成该SRAM单元中的上述6个晶体管。由于降低了下拉晶体管中鳍部的数量，所以所述相邻的晶体管N1、P1以及相邻的晶体管N2、P2的鳍部之间的间距也相应增加，降低了形成鳍部的刻蚀难度，提高了鳍部的质量，从而提高了所述SRAM的性能。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。