二极管及制造二极管的方法
【专利摘要】本发明涉及二极管及其制造方法。所述二极管包括：第一半导体层，由包含第一导电型杂质的化合物半导体构成；高位错密度区域；第二半导体层，层叠于所述第一半导体层上，并在与所述第一半导体层的界面侧区域中具有低于所述第一半导体层的杂质浓度，所述第二半导体层具有开口，所述开口中对应于所述高位错密度区域的部分被移除；绝缘膜图案，被设置成覆盖所述开口的内壁；电极，被设置成覆盖所述绝缘膜图案并接触所述第二半导体层；以及对向电极，被设置成使得所述第一半导体层、所述第二半导体层及所述绝缘膜图案被夹持在所述电极与所述对向电极之间。根据本发明，能够安全地防止由化合物半导体构成的半导体层中的经由穿透位错区域出现的漏电流。
【专利说明】二极管及制造二极管的方法
【技术领域】
[0001]本发明涉及二极管以及制造二极管的方法。尤其是，本发明涉及具有如下构造的二极管及其制造方法:在由化合物半导体构成的半导体层的两个表面上设置有电极。
【背景技术】
[0002]从物理性质的角度来看，氮化镓(GaN)是具有宽的带隙(band gap)的化合物半导体，氮化镓不仅作为用于光学器件的半导体材料而且作为用于诸如电源及反相器(inverter)等功率器件的半导体材料而受到关注。这是因为，与使用硅(Si)的现有功率器件相比，使用氮化镓能使器件实现更高的效率及更佳的性能。
[0003]在制造此种功率器件系统二极管时，通常使用在由诸如碳化硅(SiC)、蓝宝石(Al2O3)、及硅(Si)等不同类型的单晶材料形成的支撑基板上外延生长的氮化镓。在此种情形中，米用一种使氮化镓层在相对于支撑基板的横向上外延生长的方法(横向外延过生长(epitaxial lateral overgrowth:EL0))来作为获得具有良好的晶体性质的氮化镓层的方法。
[0004]然而，在利用此种外延生长所获得的氮化镓层中，会产生贯穿所述氮化镓层的穿透位错区域(threading dislocation region),该区域与其他部分相比包含更高的晶体缺陷密度。因此，在设置有电极且在电极之间夹持上述层的垂直器件中，在该穿透位错区域侵占氮化镓层与电极之间的接合表面时，在穿透位错区域中不会形成理想的接合，从而存在以下担忧:这将导致出现漏电流。
[0005]因此，公开如下一种构造:在利用外延生长获得的氮化镓层中，在具有高穿透位错密度的区域中形成凹槽，利用图案化在所述凹槽内形成氮化硅膜，并且形成用于在所述氮化硅膜上方桥接的电极。根据此种构造，可降低穿透位错的影响、并同时使器件表面积增大(参见未经审查的日本专利申请公开案第2007-184371号及未经审查的日本专利申请公开案第 2008-130927 号)。
[0006]然而，除由化合物半导体构成的半导体层的外延生长之外，上述穿透位错区域不仅沿所述半导体层的厚度方向延伸，而且还存在沿对角线方向延伸的穿透位错区域。因此，在未经审查的日本专利申请公开案第2007-184371号及未经审查的日本专利申请公开案第2008-130927号中所公开的构造中，难以抑制沿与半导体层厚度方向相关的对角线方向延伸的穿透位错区域的影响。
【发明内容】
[0007]因此，期望本发明的实施例提供一种能够安全地防止由化合物半导体构成的半导体层中的经由穿透位错区域出现的漏电流的二极管。
[0008]根据本发明的第一实施例，提供了一种二极管，所述二极管包括:第一半导体层，所述第一半导体层由包含第一导电型的杂质的化合物半导体构成；高位错密度区域，所述高位错密度区域沿膜厚度方向贯穿所述第一半导体层；第二半导体层，所述第二半导体层具有与所述第一半导体层连续的晶体结构，所述第二半导体层层叠于所述第一半导体层上，并且所述第二半导体层中的处于所述第二半导体层与所述第一半导体层之间的界面一侧的区域中具有比所述第一半导体层的杂质浓度低的杂质浓度，所述第二半导体层具有开口，所述开口中的对应于所述高位错密度区域的部分被移除，使得所述第一半导体层暴露；绝缘膜图案，所述绝缘膜图案被设置成覆盖所述开口的包括底部在内的内壁；电极，所述电极被设置成覆盖所述绝缘膜图案并接触所述第二半导体层；以及对向电极，所述对向电极被设置成使得所述第一半导体层、所述第二半导体层和所述绝缘膜图案被夹持在所述电极与所述对向电极之间，以便所述对向电极与包括所述高位错密度区域在内的所述第一半导体层接触。
[0009]在上述本发明的第一实施例中，因在对应于所述高位错密度区域的所述第二半导体层侧上设置有所述绝缘膜图案，所以所述第二半导体层的所述电极被设置成不与所述高位错密度区域接触。因此，提供了如下垂直二极管:所述第一半导体层与所述第二半导体层(它们由化合物半导体构成)的层叠体在包括所述高位错密度区域的宽范围内被夹持在所述电极与所述对向电极之间。
[0010]此外，尤其在此种垂直二极管中，设置有所述绝缘膜图案的所述开口形成在所述第二半导体层中，使得所述第一半导体层处于暴露状态。因此，所述高位错密度区域以被夹持在所述对向电极与所述绝缘膜图案之间的状态仅存在于所述第一半导体层部分中。这里，设置有开口的所述第二半导体层的处于所述第一半导体层侧的界面区域的杂质浓度低于所述第一半导体层的杂质浓度。因此，即使在断开所述二极管时，通过在所述电极与所述对向电极之间施加反向偏压(reverse bias)而使得耗尽层在所述第二半导体层中形成为直到所述第二半导体层与所述第一半导体层之间的所述界面附近时，所述高位错密度区域也不能到达所述耗尽层的内部。因此，通过因不存在高位错密度区域而确保耐压性的耗尽层来确保防止漏电流的出现。
[0011]此外，根据本发明的第二实施例，提供一种由具有晶体结构的化合物半导体构成的半导体层，所述半导体层包括沿厚度方向贯穿所述层的高位错密度区域并包括位于主表面侧中的开口，所述开口中的所述高位错密度区域被移除。绝缘膜图案被设置成处于覆盖所述开口的包括底部在内的内壁的状态。此外，电极被设置成覆盖所述绝缘膜图案并接触所述半导体层。此外，对向电极被设置成使得所述半导体层及所述绝缘膜图案被夹持所述电极与所述对向电极之间，以便所述对向电极与包括先前所述的高位错密度区域在内的所述半导体层接触，且在向所述对向电极和所述电极施加电压时形成比所述半导体层中的所述开口更浅的耗尽层。
[0012]在上文中所述的本发明的第二实施例中，因在对应于所述高位错密度区域的所述半导体层的主表面侧上设置有所述绝缘膜图案，所以设置成覆盖所述绝缘膜图案的所述电极被设置成不与所述高位错密度区域接触。因此，垂直器件被设置成使得由化合物半导体构成的所述半导体层在包括所述高位错密度区域的宽范围内被夹持在所述电极与所述对向电极之间。
[0013]此外，尤其在此种垂直器件中，设置成处于夹持所述半导体层的状态的所述电极与所述对向电极形成了比所述半导体层中的设置有所述绝缘膜图案的所述开口更浅的耗尽层。因此，当在电流断开操作期间通过在所述电极与所述对向电极之间施加反向偏压而在半导体层中形成耗尽层时，高位错密度区域不会到达所述耗尽层的内部。因此，通过因不具有高位错密度区域而确保耐压性的耗尽层来安全地防止在电流切断操作期间出现漏电流。
[0014]此外，本发明的实施例还提供一种制造上述本发明第一实施例的二极管的方法，在所述方法中执行以下过程。首先，在支撑基板上形成包括开口部的掩膜层。接着，通过在所述开口部中引发从所述支撑基板的暴露表面至所述掩膜层上方的外延生长来形成第一半导体层，所述第一半导体层包括沿膜厚度方向贯穿的与所述开口部相对应的高位错密度区域，且所述第一半导体层由具有晶体结构的化合物半导体构成，所述化合物半导体包含第一导电型的杂质。随后，通过利用从所述第一半导体层连续的外延生长来形成第二半导体层，所述第二半导体层中的处于所述第二半导体层与所述第一半导体层的界面一侧的区域中的杂质浓度低于所述第一半导体层的杂质浓度。接着，在所述第二半导体层中形成开口，所述开口中的对应于所述高位错密度区域的部分被移除，以使所述第一半导体层暴露。接着，形成绝缘膜图案，所述绝缘膜图案覆盖所述开口的包括底部在内的内壁。随后，形成电极，所述电极覆盖所述绝缘膜图案并接触所述第二半导体层。此外，在从所述第一半导体层移除所述支撑基板与所述掩膜层之后，形成对向电极，所述对向电极被形成为使得所述第一半导体层、所述第二半导体层以及所述绝缘膜图案被夹持在所述电极与所述对向电极之间，以便所述对向电极于包括所述高位错密度区域在内的所述第一半导体层接触。
[0015]综上所述，根据本发明实施例的二极管，可安全地防止经由高位错密度区域(其贯穿由化合物半导体构成的所述半导体层)出现的漏电流。
【专利附图】
【附图说明】
[0016]图1是第一实施例的二极管的剖视图；
[0017]图2A至图2D是表示第一实施例的二极管的制造过程的(第一)剖面过程图；
[0018]图3A至图3C是表示第一实施例的二极管的制造过程的(第二)剖面过程图；
[0019]图4是第二实施例的二极管的剖视图；
[0020]图5是第三实施例的二极管的剖视图；
[0021]图6A至图6C是表示第三实施例的二极管的制造过程的剖面过程图；
[0022]图7是第四实施例的二极管的剖视图；
[0023]图8是第五实施例的二极管的剖视图；以及
[0024]图9是第六实施例的二极管的剖视图。
【具体实施方式】
[0025]在下文中，将根据附图以如下顺序阐述本发明的实施例。
[0026]1.第一实施例(在开口内设置有绝缘膜图案的肖特基二极管的示例)
[0027]2.第二实施例(包括沿表面方向从开口突出的绝缘膜图案的示例)
[0028]3.第三实施例(电极接近的示例)
[0029]4.第四实施例(经由绝缘膜图案在开口中设置埋入电极的示例)
[0030]5.第五实施例(在开口内设置有绝缘膜图案的pn结二极管的示例)
[0031]6.第六实施例(在开口内设置有绝缘膜图案的肖特基二极管的另一示例)[0032]1.第一实施例
[0033]在开口内设置有绝缘膜图案的肖特基二极管的示例
[0034]图1是第一实施例的二极管的剖视图。以下，将根据此图阐述第一实施例的二极管的构造。
[0035]图1所示的二极管1-1是使用化合物半导体的垂直肖特基二极管。二极管1-1具有垂直器件结构，所述垂直器件结构包括:第一半导体层11、层叠于第一半导体层11上的第二半导体层12、布置成用于夹持上述层叠体的肖特基电极17s、以及例如作为对应于肖特基电极17s的对向电极的欧姆电极(ohmic electrode) 19h。例如,第一半导体层11因膜形成过程而在本质上包含高位错密度区域A，高位错密度区域A在预定位置处沿膜厚度方向贯穿。此外，尤其是，本发明第一实施例的二极管1-1的与第二半导体层12的高位错密度区域A相对应的位置中设置有开口 B，绝缘膜图案15设置于开口 B的内部，且肖特基电极17s被设置成覆盖绝缘膜图案15。
[0036]以下，将按如下顺序具体阐述第一实施例的二极管1-1的构造:第一半导体层11、第二半导体层12、开口 B、绝缘膜图案15、肖特基电极17s、及欧姆电极19h。随后，将阐述二极管1-1的制造方法。
[0037]第一半导体层11
[0038]第一半导体层11是由具有晶体结构的化合物半导体构成的层，所述晶体结构是利用外延生长形成的，这里，第一半导体层11是由II1-V族氮化物半导体构成的。例如，II1-V族氮化物半导体是氮化镓(GaN)、氮化铟镓(InxGahN:0 < x≤ 1)、及氮化铝镓(AlxGa1J:0 < X ≤ 1)其中之一。由于这些II1-V族氮化物半导体与硅(Si)相比具有宽的带隙，因此作为用于功率器件的半导体是有利的。
[0039]此外，由这些II1-V族氮化物半导体构成的第一半导体层11包括沿膜厚度方向贯穿第一半导体层11的高位错密度区域A。高位错密度区域A是与第一半导体层11中的其他部分相比具有高的晶体位错密度的区域。
[0040]在第一半导体层11内的例如下文所述的位置中产生高位错密度区域A。换句话说，例如，当第一半导体层11是利用横向外延过生长(epitaxial lateral overgrowth ；EL0)法获得的晶体层时，在第一半导体层11中的开始生长晶体的部分处产生高位错密度区域A。此外，当利用ELO法形成第一半导体层11时，在第一半导体层11上外延生长的开始部分及其周边处形成台阶(step)。因此，形成了凸部C，在凸部C中第一半导体层11的膜在开始部分处变厚，且在凸部C的中心附近产生高位错密度区域A。
[0041]此外，当第一半导体层11是从同一表面上的多个位置外延生长时，外延生长层之间的接合部分变成高位错密度区域A，高位错密度区域A是穿透位错。
[0042]如上所述的第一半导体层11包含n型杂质，且第一半导体层11的整个区域被构造为η型高浓度区域。此外，当第一半导体层11是II1-V族氮化物半导体时，使用Si等作为η型杂质。
[0043]第二半导体层12
[0044]第二半导体层12是具有与第一半导体层11相连续的晶体结构的层，第二半导体层12层叠于第一半导体层11上并设置于第一半导体层11的上部上。第二半导体层12是包含第一导电型杂质的层，且是在垂直肖特基二极管(二极管1-1)中有源运行的区域。例如，第二半导体层12由与第一半导体层11相同的化合物半导体构成，并利用从第一半导体层11的膜形成连续的外延生长形成。因此，第二半导体层12的位于在第一半导体层11中的具有低晶体位错密度及良好晶体性质的区域上的部分被形成为具有良好晶体性质的区域。同时，第二半导体层12的位于在第一半导体层11中的具有高晶体位错密度的高位错密度区域A上的部分被形成为具有高晶体位错密度的区域。
[0045]此外，第二半导体层12的整个区域(包括其与第一半导体层11之间的界面一侧的区域)被构造成包含η型低浓度区域，该η型低浓度区域与第一半导体层11的杂质类型相同且杂质浓度低于第一半导体层11。
[0046]开口B
[0047]开口 B形成于第二半导体层12上并被设置成处于如下状态:对应于高位错密度区域A的部分被移除。开口 B设置于与第一半导体层11中的高位错密度区域A重叠的部分中。因此，开口 B被设置成处于贯穿第二半导体层12的状态，以便通过底部暴露第一半导体层11。此外，开口 B也可形成为比第二半导体层12更深。开口 B的深度d大于第二半导体层12的膜厚度，且也可具有如下尺寸，在该尺寸下包括高位错密度区域A在内的第一半导体层11中的一部分被移除。
[0048]这里，当开口 B被形成为比第二半导体层12更深时，则根据二极管1-1的驱动电压(即，施加于肖特基电极17s与欧姆电极19h之间的电压)来设定深度d。在此种情形中，如下所述，当耗尽层(其根据在施加反向偏压期间施加于肖特基电极17s与欧姆电极19h之间的电压而形成于第二半导体层12内)被形成为进一步向第一半导体层11扩展时，开口 B被形成为比耗尽层更深。此外，上述开口 B具有没有到达欧姆电极19h的深度d。
[0049]此外，开口 B被设置成处于完全覆盖高位错密度区域A的状态。因此，当高位错密度区域A的宽度为Wl时，开口 B的宽度W2为W2 >W1，且当以平面方式观察时，开口 B被形成为处于完全覆盖高位错密度区域A的状态。此外，当以平面方式观察时，开口 B的尺寸也可以是覆盖第一半导体层11的凸部C的尺寸，且也可以是处于凸部C的尺寸内的尺寸。
[0050]绝缘膜图案15
[0051]绝缘膜图案15被设置成处于覆盖开口 B的包括底部在内的内壁的状态。例如，绝缘膜图案15被设置成处于填充开口 B的状态，并被设置成使得第二半导体层12的表面与绝缘膜图案15的表面具有近似相同的高度。此外，绝缘膜图案15仅需被设置成覆盖开口B的内壁，且在开口 B中也可形成孔隙(void)。然而，覆盖开口 B的绝缘膜图案15的内壁的膜厚度足以确保在绝缘膜图案15中不会出现由在驱动二极管1-1时产生的电场所引起的绝缘击穿(insulation breakdown)。
[0052]例如，绝缘膜图案15由诸如氧化硅或氮化硅等绝缘材料构成。此外，绝缘膜图案15并不限于单层结构，且也可为由多个层叠的绝缘材料形成的层叠结构。
[0053]肖特基电极17s
[0054]肖特基电极17s被设置成覆盖绝缘膜图案15并接触第二半导体层12。肖特基电极17s由用于与第二半导体层12—起形成肖特基结(schottky junction)的材料构成。一般而言，使用诸如镍(Ni)、钯(Pd)、或钼(Pt))等金属，并使用由金(Au)等层叠的金属膜等，来作为构成肖特基电极Us的电极材料。
[0055]欧姆电极19h[0056]欧姆电极19h被设置成处于与包括高位错密度区域A在内的第一半导体层11接触的状态，并被设置成作为与肖特基电极17s相关的对向电极。欧姆电极19h被设置成作为用于获取第一半导体层11的电位的电极。例如，欧姆电极19h由用于与第一半导体层11一起形成欧姆结(ohmic junction)的材料构成。使用Ti/Al等的层叠膜作为构成欧姆电极19h的电极材料，欧姆电极19h形成于由II1-V族氮化物半导体构成的第一半导体层11上。
[0057]由此，垂直肖特基二极管通过以下方式构成:将肖特基电极17s接合至被构造成η型低浓度区域的第二半导体层12，并将欧姆电极19h接合至被构造成η型高浓度区域的第一半导体层11。此外，这里，与肖特基电极17s相关的对向电极是欧姆电极19h。然而，欧姆电极19h仅需被设置成用于获取第一半导体层11的电位的电极，且欧姆电极19h无需与第一半导体层11 一起形成欧姆结。这同样适用于以下实施例中所示的欧姆电极。
[0058]二极管1-1的制造方法
[0059]图2A至图2D及图3A至图3C是表示用于制造具有上述构造的二极管1_1的方法的剖面过程图。接下来，根据这些附图，将阐述应用有化合物半导体的利用ELO法的晶体生长法的制造方法作为第一实施例二极管的制造方法的示例。
[0060]图2A
[0061]首先，如图2A所示，将掩膜层23形成于支撑基板21上。支撑基板21是具有单晶结构以用于化合物半导体层的外延生长的基板。例如，支撑基板21由碳化硅(SiC)、蓝宝石(a -Al2O3)、或硅(Si)构成。掩膜层23是在化合物半导体层从支撑基板21的暴露表面外延生长时充当掩膜的层。例如，掩膜层23由氧化硅构成。掩膜层23包括用于暴露支撑基板21的一部分的开口部23a。开口部2a根据形成有器件的部分而形成为带状或岛状。
[0062]在氧化硅膜的成膜之后，使用光致抗蚀剂(photoresist)作为掩膜来移除氧化硅膜的一部分从而形成开口部23a，由此形成设置有开口部23a的掩膜层23。
[0063]图2B
[0064]如图2B所示，通过引发从支撑基板21的暴露表面至掩膜层23上方的外延生长，以在支撑基板21及掩膜层23上形成由化合物半导体构成的第一半导体层11。这里，例如，由II1-V族氮化物半导体(例如，GaN)构成的第一半导体层11预先形成为处于包含高浓度η型杂质的状态。在此种情形中，在支撑基板21的开始外延生长的暴露表面上，第一半导体层11生长，同时在暴露表面中心附近产生相对高浓度的晶体位错，且沿膜厚度方向产生具有高晶体位错密度的高位错密度区域Α。生成的高位错密度区域A处于沿膜厚度方向贯穿第一半导体层11的状态。
[0065]此外，第一半导体层11朝掩膜层23上方的生长是从支撑基板21的暴露表面上所生长的晶体部分朝表面方向的晶体生长。因此，第一半导体层11的生长是在不受高位错密度区域A的影响的情况下维持低位错密度的外延生长。在以此种方式生长的第一半导体层11中，与掩膜层23的开口部23a相对应的部分是凸部C，凸部C具有比其周边的膜厚度更厚的膜厚度。因此，在凸部C的中心附近产生高位错密度区域A。
[0066]随后，η型杂质浓度低于第一半导体层11的第二半导体层12从第一半导体层11的表面外延生长。这里，第二半导体层12外延生长，以继承第一半导体层11的晶体性质。因此，在第二半导体层12中，产生沿膜厚度方向贯穿的具有高晶体位错密度的高位错密度区域A。此外，由于利用在具有低位错密度的区域上的外延生长或利用横向晶体生长来形成其他部分，因此维持了低晶体位错密度。
[0067]此外，在附图中，图示了第一半导体层11与第二半导体层12从设置于掩膜层23上的一个位置的开口部23a外延生长的情形。然而，当在掩膜层23中形成多个开口部23a时，第一半导体层11及第二半导体层12通过多个开口部23a在掩膜层23a上方呈岛状外延生长。此外，当彼此相邻地外延生长的第一半导体层11或第二半导体层12沿表面方向蔓延并从而变成一体时，在接合部分中也产生作为穿透位错的高位错密度区域A。
[0068]图2C
[0069]在上述过程之后，如图2C所示，通过移除高位错密度区域A在第二半导体层12中形成开口 B。这里，在支撑基板21的上部上形成抗蚀图案(图未示出)以覆盖第二半导体层12。抗蚀图案设置有开口，当以平面方式观察时，开口完全包含高位错密度区域A。随后，使用抗蚀图案作为掩膜来蚀刻第二半导体层12。因此，移除了形成于第二半导体层12中的高位错密度区域A，从而在所移除的部分中形成开口 B。在此种情形中，利用第一半导体层11与第二半导体层12之间的η型杂质浓度差异，也可使用第一半导体层11作为蚀刻阻挡层(etching stopper)来蚀刻第二半导体层12。在蚀刻完成之后,移除所述抗蚀图案。
[0070]此外，在形成开口 B时，当开口 B的深度d大于第二半导体层12的膜厚度时，随后使用连续的抗蚀图案作为掩膜来蚀刻第一半导体层11。在此种情形中，以开口 B没有到达掩膜层23的方式来移除高位错密度区域A，换句话说，以在如下范围内移除高位错密度区域A:在开口 B的底部上保留有第一半导体层11。
[0071]图2D
[0072]接下来，如图2D所示，绝缘膜图案15形成为具有覆盖开口 B的内壁的形状。在此种情形中，首先，绝缘膜以覆盖第二半导体层12的状态形成在支撑基板21上。例如，绝缘膜形成为具有足以覆盖开口 B内壁的膜厚度。这里，绝缘膜形成为具有能填充开口 B的膜厚度。随后，从除开口 B之外的部分移除绝缘膜，而在开口 B中保留绝缘膜。或者，移除绝缘膜的一部分，以使绝缘膜薄化至预定的膜厚度。通过在绝缘膜上执行全表面回蚀(fullsurface etch-back)或通过化学机械研磨(chemical mechanical polishing ；CMP)来移除绝缘膜。因此，在开口 B中保留的绝缘膜形成为绝缘膜图案15。绝缘膜图案15也覆盖高位错密度区域A。
[0073]图3A
[0074]在上述过程之后，如图3A所示，肖特基电极17s形成为处于覆盖绝缘膜图案15并接触第二半导体层12的状态。这里，在必要时被图案化成对应于一个器件(二极管)的形状的肖特基电极17s形成为处于覆盖绝缘膜图案15并接触第二半导体层12的状态。肖特基电极17s以如下方式形成:在支撑基板21上方形成用于与第二半导体层12 —起形成肖特基结的电极材料的膜，并随后在必要时图案化蚀刻所述电极材料膜。此外，在形成肖特基电极17s时,也可应用剥离法(lift-off method)或印刷法(printing method)。
[0075]图3B
[0076]接下来，如图3B所示，将结合基板25结合至肖特基电极17s侧。此后，从第一半导体层11侧剥落支撑基板21，并进一步移除掩膜层23。由此暴露第一半导体层11。在此种状态下，第一半导体层11的高位错密度区域A也处于暴露状态。此外，与掩膜层23的厚度相对应的凸部C形成于第一半导体层11的与掩膜层23的开口部23a相对应的部分上。贯穿第一半导体层11的高位错密度区域A位于凸部C的中心。
[0077]图 3C
[0078]随后，如图3C所示，在第一半导体层11的暴露表面上形成欧姆电极19h，以作为与肖特基电极17s相对的对向电极。欧姆电极19h被设置成处于在肖特基电极17s与欧姆电极19h之间夹持第一半导体层11、第二半导体层12、及的绝缘膜图案15的状态，并形成为处于接触包括高位错密度区域A在内的第一半导体层11的状态。此外，欧姆电极19h覆盖第一半导体层11的凸部C，并形成为处于填充凸部C的状态。此外，在必要时将欧姆电极19h图案化成对应于一个器件(二极管)的形状。
[0079]欧姆电极19h以如下方式形成:在第一半导体层11上方形成由上述电极材料的膜，并随后在必要时使用抗蚀图案作为掩膜来图案化蚀刻电极材料膜。此外，在形成欧姆电极19h时，也可应用剥离法或印刷法。
[0080]根据上述构造，获得了作为图1所示的垂直肖特基二极管的二极管1-1。
[0081]第一实施例的效果
[0082]根据上述第一实施例的二极管1-1，由于在第二半导体层12的移除了高位错密度区域A的开口 B内设置有绝缘膜图案15，因此肖特基电极17s被设置成不与高位错密度区域A接触。因此，可在不受高位错密度区域A影响的情况下在包括高位错密度区域A的宽范围内设置垂直肖特基二极管(二极管1-1)，其中在肖特基电极17s与欧姆电极19h之间夹持第一半导体层11与第二半导体层12的层叠体。
[0083]此外，尤其在此种垂直肖特基二极管(二极管1-1)中，将设置有绝缘膜图案15的开口 B形成于第二半导体层12中，使得第一半导体层11处于暴露状态。因此，高位错密度区域A以处于被夹持在欧姆电极19h与绝缘膜图案15之间的状态的方式仅存在于第一半导体层11的部分中。这里，设置有开口 B的第二半导体层12是η型杂质浓度低于第一半导体层11的η型杂质浓度的η型低浓度区域，第一半导体层11是η型高浓度区域。因此，即使当在电流断开操作期间在肖特基电极17s与欧姆电极19h之间施加反向偏压而使耗尽层在第二半导体层12中形成为直至处于第二半导体层12与第一半导体层11之间的界面附近时，耗尽层也不会到达高位错密度区域A。因此，可通过因不存在高位错密度区域A而确保了耐压性的耗尽层来安全地防止在电流断开操作期间出现漏电流。
[0084]2.第二实施例
[0085]包括从开口中突出的绝缘膜图案的示例
[0086]图4是第二实施例的二极管的剖视图。以下，将根据此图阐述第二实施例的二极管1-2的构造。
[0087]图4所示的第二实施例的二极管1-2与图1所示的第一实施例的二极管的不同之处在于绝缘膜图案15-2的形状。由于其他构造与第一实施例中的构造相同，因此将不再予以赘述。
[0088]绝缘膜图案15-2
[0089]绝缘膜图案15-2被图案化成从开口 B的内壁突出至第二半导体层12的上部。绝缘膜图案15-2设置有冠部(canopy portion) a，冠部a在开口 B外围侧的整个周边上突出至第二半导体层12的上部。将冠部a的从开口 B突出的突出宽度W3控制至如下程度:确保肖特基电极17s与第二半导体层12之间的肖特基接合表面的尺寸充分大。此外，冠部a的膜厚度t的程度为:可通过向肖特基电极17s施加电压来控制第二半导体层12中的位于冠部a正下方的电场。
[0090]此外，绝缘膜图案15-2仅需在如下膜厚度的范围内被设置成覆盖开口 B的内壁:当驱动二极管1-2时可防止绝缘击穿。因此，绝缘膜图案15-2可形成为完全填充开口 B的内部，且开口 B中也可形成孔隙。此外，绝缘膜图案15-2由诸如氧化硅或氮化硅等绝缘材料构成。此外，绝缘膜图案15-2并不仅限于单层结构，而且也可为由多个层叠的绝缘材料形成的层叠结构。其余构造与第一实施例中的构造相同。
[0091]二极管1-2的制造方法
[0092]在包括绝缘膜图案15-2的二极管1-2的制造方法中，仅需在上述第一实施例的制造方法中的绝缘膜图案的形成步骤中通过图案化来形成包括冠部a的绝缘膜图案15-2。在此种情形中，在包括开口 B的第二半导体层12上形成绝缘膜之后，使用抗蚀图案作为掩膜来图案化蚀刻绝缘膜，从而形成设置有冠部a的绝缘膜图案15-2，冠部a在开口 B外围侧的整个周边上突出至第二半导体层12的上部。
[0093]第二实施例的效果
[0094]根据上述第二实施例的二极管1-2，除第一实施例的二极管的效果之外，可获得通过进一步设置具有冠部a的绝缘膜图案15-2而产生的效果。换句话说，在设置有冠部a的部分中，经由冠部a设置有肖特基电极17s的场电极结构(field plate structure)形成于第二半导体层12上。因此，当向肖特基电极17s施加反向偏压时，第二半导体层12的位于冠部a正下方的界面区域附近被耗尽。因此，在肖特基电极17s与欧姆电极19h之间从高位错密度区域A穿过绝缘膜图案15-2的界面的泄漏路径(leak path)可在冠部a的正下方被分开。因此，在电流断开操作期间防止出现漏电流的效果大于第一实施例。
[0095]3.第三实施例
[0096]电极接近的示例
[0097]图5是第三实施例的二极管的剖视图。以下，将根据此图阐述第三实施例的二极管1-3的构造。
[0098]图5所示的第三实施例的二极管1-3与图1所示的第一实施例的二极管的不同之处在于，第一半导体层11-3包括凹部11a。由于其他构造与第一实施例的构造相同，因此将不再予以赘述。
[0099]第一半导体层11-3
[0100]第一半导体层11-3包括形成于欧姆电极19h侧的表面层上的凹部11a。凹部Ila在第一半导体层11-3中被设置于高位错密度区域A的旁边。通过使第一半导体层11-3的膜部分地变薄来形成凹部11a，以便通过减少肖特基电极17s与欧姆电极19h之间的间隔来使它们部分地接近。
[0101]因此，凹部Ila设置于高位错密度区域A的旁边。此外，当在第一实施例中在第一半导体层11上形成凸部C时，在凸部C的旁边设置凹部11a。此外，凹部Ila被设置成在深度及位置上没有到达开口 B。因此，优选地，凹部Ila可在不与开口 B重叠的情况下设置于开口 B的旁边。
[0102]优选地，凹部Ila可在没有到达第一半导体层11-3中的高位错密度区域A的范围内的情况下被设置在尽可能宽的范围中。因此，在图示的示例中，在第一半导体层11-3的外围边缘中保留没有形成凹部Ila的厚膜部分(thick film portion)。然而,也可对第一半导体层11-3的外围边缘进行膜薄化处理并将其处理成凹部11a。
[0103]此外，被设置成与包括凹部Ila在内的第一半导体层11-3接触的欧姆电极19h被从包括高位错密度区域A在内的第一半导体层11-3的上部一直设置到凹部Ila中，并被设置成广泛地接触第一半导体层11-3。
[0104]二极管1-3的制造方法
[0105]图6A至图6C是显示用于制造具有上述构造的二极管1-3的方法的特征部分的剖面过程图。接下来，将根据这些附图阐述第三实施例的制造方法的特征部分的制造过程。
[0106]首先，在执行第三实施例的特征部分的制造过程之前，通过执行如在第一实施例中参照图2A所述的相同步骤，使掩膜层23形成于具有晶体结构的支撑基板21上。然而，在掩膜层23中，用于定位的开口图案(图未示出)形成于不受器件形成影响的位置中，与此同时，开口部23a形成于与形成有器件的部分相对应的位置中。
[0107]随后，执行如在第一实施例中的图2B至图2D、图3A及图3B所述的相同步骤。
[0108]图6A
[0109]如图6A所示，获得了形成有第一半导体层11、第二半导体层12、绝缘膜图案15、及肖特基电极17s且结合基板25被结合至肖特基电极17s侧的状态。此外，从第一半导体层11侧移除支撑基板及掩膜层(图未示出)，且第一半导体层11处于暴露状态。在此种状态下，以如先前在第一实施例中所述的相同方式，在第一半导体层11的暴露表面侧上形成与上述掩膜层的开口部相对应的凸部C。此外，尤其在第三实施例的过程中，获得了如下状态:与用于定位上述掩膜层的开口图案相对应的位置中还形成了凸形定位图案(convex-shaped positioning pattern)(图未不出)。
[0110]图6B
[0111]在此种状态下，随后，如图6B所不，第一半导体层11的暴露表面侧上形成凹部11a。在此种情形中，首先，利用凸形定位图案(图未示出)作为定位标记来执行平版印刷(lithography)，其中凸形定位图案与凸部C在同一过程中形成。因此，第一半导体层11的暴露表面的上部上形成具有开口的抗蚀图案。此外，在高位错密度区域A及凸部C旁边的位置中形成开口，更优选地，开口形成于不与开口 B重叠的位置中。接下来，使用抗蚀图案作为掩膜来蚀刻第一半导体层11从而在第一半导体层11中形成凹部11a。在此种情形中，在凹部Ila的底部中，对蚀刻时间进行控制使得沿深度方向没有完全移除第一半导体层11。
[0112]根据上文，相对于第一半导体层11，形成了在肖特基电极17s的相对侧设置有凹部Ila的第一半导体层11-3。此外，在蚀刻完成之后，移除抗蚀图案。
[0113]图6C
[0114]接下来，如图6C所示，在第一半导体层11-3的上面形成有凹部Ila的表面上形成欧姆电极19h。欧姆电极19h被设置成处于如下状态:在肖特基电极17s与欧姆电极19h之间夹持第一半导体层11-3、第二半导体层12、及绝缘膜图案15，并欧姆电极19h被形成为处于接触包含高位错密度区域A在内的第一半导体层11的状态。此外，欧姆电极19h覆盖第一半导体层11的凸部C，并形成为处于填充凸部C及凹部Ila的状态。此外，在必要时，将欧姆电极19h图案化成对应于一个器件(二极管)的形状。[0115]通过以下方式形成欧姆电极19h:在第一半导体层11-3的上方形成电极材料膜，并随后在必要时使用抗蚀图案作为掩膜来图案化蚀刻电极材料膜。此外，在形成欧姆电极19h时中，也可应用剥离法或印刷法。当利用图案化形成欧姆电极19h时，以与凹部Ila的形成相同的方式使用形成于第一半导体层11-3上的凸形定位图案(图未示出)作为对准标记(alignment marker)。
[0116]根据上述构造，获得了图5所示的垂直肖特基二极管的二极管1-3。
[0117]第三实施例的效果
[0118]根据上述第三实施例的二极管1-3，除第一实施例的二极管的效果之外，还可获得通过进一步设置具有凹部Ila的第一半导体层11-3而产生的效果。换言之，第一半导体层
11-3具有将凹部Ila设置于贯穿第一半导体层11-3的高位错密度区域A的旁边的构造。因此，可在第一半导体层11-3的具有良好晶体状态的部分中，将欧姆电极19h设置成靠近肖特基电极17s。因此，电流在欧姆电极19h与肖特基电极17s之间流动，并集中在电极之间的距离短且在第一半导体层11-3中晶体状态良好的位置上。因此，可以执行能够更好地抑制高位错密度区域A的影响的驱动。
[0119]此外，根据第三实施例的制造方法，当在第一半导体层11-3的暴露表面侧上形成凹部Ila时，能够使用形成于第一半导体层11-3的暴露表面侧上的凸形定位图案作为对准标记。相似地，当利用图案化形成与第一半导体层11-3的暴露表面侧接触的欧姆电极19h时，也可使用形成于第一半导体层11-3的暴露表面侧上的凸形定位图案作为对准标记。因此，可在不执行使用专门装置(例如背侧对准器(back-side aligner))的任何特别的平版印刷过程的情况下，仅利用普通的平版印刷工艺来制造二极管1-3。
[0120]此外，可将第三实施例的构造与上述第二实施例的构造相组合，且绝缘膜图案也可具有从第二半导体层12的上部突出的形状。因此，可实现第二实施例的效果。
[0121]4.第四实施例
[0122]经由绝缘膜图案在开口内设置有埋入电极的示例
[0123]图7是第四实施例的二极管的剖视图。以下，将根据此图阐述第四实施例的二极管1-4的构造。
[0124]图7所示的第四实施例的二极管1-4与上文中参照图1所述的第一实施例的二极管的不同之处在于，绝缘膜图案15-4的形状不同且二极管1-4包括连接至肖特基电极17s的埋入电极17-4。由于其他构造与第一实施例的构造相同，因此将不再予以赘述。
[0125]绝缘膜图案15-4
[0126]绝缘膜图案15-4沿开口 B的内壁设置成覆盖内壁，且其膜厚度不完全填充开口 B的内部。然而，按照与第一实施例中相同的方式，绝缘膜图案15-4的膜厚度处于如下范围内的厚度:当驱动二极管1-4时可防止绝缘击穿。此外，绝缘膜图案15-4由诸如氧化硅或氮化硅等绝缘材料构成。此外，绝缘膜图案15-4并不仅限于单层结构，而且也可为由多个层叠的绝缘材料形成的层叠结构。此也与第一实施例相同。
[0127]此外，绝缘膜图案15-4的膜厚度处于如下程度:可通过向埋入电极17-4施加电压而在第一半导体层11及第二半导体层12中获得由肖特基电极17s或埋入电极17-4引起的场电极效果，且绝缘膜图案15-4不会引起绝缘击穿。
[0128]埋入电极17-4[0129]埋入电极17-4经由绝缘膜图案15-4被埋入在开口 B的内部，并被设置成处于连接至用于覆盖绝缘膜图案15-4的肖特基电极17s的状态。埋入电极17-4仅需用导电材料构成，且导电材料的示例包括镍(Ni)、金(Au)、及多晶娃。此外,埋入电极17-4也可形成为从肖特基电极17s连续的部分。
[0130]二极管1-4的制造方法
[0131]在二极管1-4的制造方法中，在上述第一实施例的制造方法中的形成绝缘膜图案的步骤中，在沿开口 B的内壁形成具有不能填满开口 B的膜厚度的绝缘膜的膜之后，可将埋入电极材料形成为处于填充开口 B的状态的膜。随后，移除第二半导体层12上部的绝缘膜及埋入电极材料，以在开口 B内保留绝缘膜及埋入电极材料。因此，保留在开口 B内的绝缘膜形成为绝缘膜图案15-4。此外，保留在开口 B内的埋入电极材料经由绝缘膜图案15-4而形成为埋入电极17-4。
[0132]第四实施例的效果
[0133]根据上述第四实施例的二极管1-4，除第一实施例的二极管的效果之外，还可获得通过进一步在开口 B内设置连接至肖特基电极17s的埋入电极17-4而产生的效果。换言之，通过在开口 B内设置埋入电极17-4，使得当在电流断开操作期间向肖特基电极17s施加反向偏压时，耗尽层在第二半导体层12中形成为直到第二半导体层12与第一半导体层11之间的界面附近。此外，在电流断开操作期间，耗尽层也形成于沿第一半导体层11与第二半导体层12的界面的位置中，其中第一半导体层11及第二半导体层12与绝缘膜图案15-4接触。
[0134]这里，与普通的硅半导体相比，在使用化合物半导体时难以在半导体与绝缘体之间形成良好的界面。因此，存在有在与绝缘膜图案15-4接触的第一半导体层11及第二半导体层12的界面中产生泄漏路径的情形，其中绝缘膜图案15-4被设置成覆盖开口 B的内壁。然而，根据第四实施例的构造，在施加反向偏压期间(在电流断开操作期间)，可通过沿第一半导体层11与第二半导体层12的界面形成的耗尽层将在肖特基电极17s与欧姆电极19h之间从高位错密度区域A穿过绝缘膜图案15-4的界面的泄漏路径的大部分分开。因此，与第一实施例相比，能够更安全地防止漏电流的出现。
[0135]此外，可将第四实施例的构造与上述第二实施例的构造与第三实施例的构造中的每一者相组合。例如，第四实施例的构造可与上文中参照图4所述的第二实施例的构造相组合，且绝缘膜图案15-4也可具有从第二半导体层12的上部突出的形状。此外，第四实施例的构造可与参照图5所述的第三实施例的构造相组合，且也可在第一半导体层11的欧姆电极19h侧上设置凹部。此外，第四实施例的构造也可包括第二实施例的构造及第三实施例的构造两者。以此方式，通过将第四实施例的构造与第二实施例的构造及第三实施例的构造中的每一者相组合，可实现每一实施例的效果。
[0136]5.第五实施例
[0137]在开口内设置有绝缘膜图案的pn结二极管的示例
[0138]图8是第五实施例的二极管的剖视图。以下，将根据此图阐述第五实施例的二极管1-5的构造。
[0139]图8所示的第五实施例的二极管1-5与图1所示的第一实施例的二极管的不同之处在于，第二半导体层12-5由两种不同导电型的层叠的半导体层构成。此外，欧姆电极17h连接至第二半导体层12-5，以作为用于获取第二半导体层12-5的电位的电极。由于其他构造与第一实施例的构造相同，因此将不再予以赘述。
[0140]第二半导体层12-5
[0141]第二半导体层12-5是层叠结构，在该层叠结构中，在第一半导体层11侧设置有低浓度半导体层12a，且在欧姆电极17h侧设置有具有第二导电型的相反导电型半导体层12b。低浓度半导体层12a及相反导电型半导体层12b由具有从第一半导体层11连续的晶体结构的化合物半导体构成。
[0142]其中，低浓度半导体层12a具有与第一半导体层11相同的第一导电型，也就是η型。低浓度半导体层12a具有比第一半导体层11更低的η型杂质浓度。同时，相反导电型半导体层12b具有与第一半导体层11相反的导电型，这里为P型。当相反导电型半导体层12b是II1-V族氮化物半导体时，可使用镁(Mg)等作为P型杂质。
[0143]欧姆电极17h
[0144]欧姆电极17h被设置成覆盖绝缘膜图案15并接触第二半导体层12-5的相反导电型半导体层12b。欧姆电极17h被设置成用于获取第二半导体层12-5内的相反导电型半导体层12b的电位的电极。例如，欧姆电极17h由用于与相反导电型半导体层12b —起形成欧姆结(ohmic junction)的材料构成。
[0145]如上所述，垂直pn结二极管通过以下方式构成:将欧姆电极17h接合至p型相反导电型半导体层12b，并将欧姆电极19h接合至被构造成η型高浓度区域的第一半导体层11。此外，这里被设置成与相反导电型半导体层12b接触的电极是欧姆电极17h。然而，欧姆电极17h仅需被设置成用于获取相反导电型半导体层12b的电位的电极，且欧姆电极17h无需与相反导电型半导体层12b —起形成欧姆结。
[0146]二极管1-5的制造方法
[0147]在上述二极管1-5的制造方法中，在上述第一实施例的制造方法中形成第二半导体层的步骤中，可依次形成低浓度半导体层12a及相反导电型半导体层12b。在此种情形中，首先，在η型第一半导体层11的上部上外延生长η型低浓度半导体层12a，以继承第一半导体层11的晶体性质，并随后外延生长P型相反导电型半导体层12b。
[0148]第五实施例的效果
[0149]甚至在上述第五实施例的二极管1-5中，由于在第二半导体层12-5的移除了高位错密度区域A的开口 B中设置有绝缘膜图案15，因此欧姆电极17h也被设置成不接触高位错密度区域A。因此，可设置垂直pn结二极管(二极管1-5)，其中第一半导体层11和第二半导体层12 (它们由化合物半导体构成)的层叠体在包括高位错密度区域A的宽范围内被夹持在欧姆电极17h与欧姆电极19h之间。
[0150]此外，尤其在此种垂直pn结二极管(二极管1-5)中，将设置有绝缘膜图案15的开口 B形成于第二半导体层12-5中，使得第一半导体层11处于暴露状态。因此，处于被夹持在欧姆电极19h与绝缘膜图案15之间的状态下的高位错密度区域A仅存在于第一半导体层11的一部分中。这里，设置有开口 B的第二半导体层12-5的第一半导体层11侧的界面区域是η型杂质浓度低于第一半导体层11的η型杂质浓度的低浓度半导体层12a，第一半导体层11是η型高浓度区域。因此，即使当在电流断开操作期间在欧姆电极17h与欧姆电极19h之间施加反向偏压而使耗尽层在第二半导体层12-5中形成为直到第二半导体层12-5与第一半导体层11之间的界面附近时，耗尽层也不会到达高位错密度区域A。因此，可以如其他实施例中所述的相同方式，通过因不存在高位错密度区域A而确保耐压性的耗尽层在电流断开操作期间安全地防止出现漏电流。
[0151 ] 此外，可将第五实施例的构造与上述第二实施例的构造至第四实施例的构造中的每一者相组合。例如，第五实施例的构造也可与参照图4所述的第二实施例的构造相组合，且绝缘膜图案15也可具有从第二半导体层12-5的上部突出的形状。此外，第五实施例的构造可与参照图5所述的第三实施例的构造相组合，且也在第一半导体层11的欧姆电极19h侧上设置凹部。此外，第五实施例的构造可与参照图7所述的第四实施例的构造相组合，且也可将连接至欧姆电极17h的埋入电极构造成经由绝缘膜图案填充开口 B的内部。
[0152]通过将第五实施例的构造与第二实施例的构造至第四实施例的构造中的每一者相组合，可实现每一实施例的效果。
[0153]6.第六实施例
[0154]在开口内设置有绝缘膜图案的肖特基二极管的另一示例
[0155]图9是第六实施例的二极管的剖视图。以下，将根据此图阐述第六实施例的二极管1-6的构造。
[0156]图9所示的第六实施例的二极管1-6与参照图1所述的第一实施例的二极管的不同之处在于，一个半导体层10被夹持在肖特基电极17s与欧姆电极19h之间。以下，与第一实施例中的构造元件相同的构造元件由相同的附图标记表示，且将不再予以赘述。
[0157]换言之，第六实施例的二极管1-6是使用化合物半导体的垂直肖特基二极管。二极管1-6具有垂直器件结构，电流在上述垂直器件结构中沿厚度方向流动，所述结构包括:半导体层10、被设置成夹持半导体层10的肖特基电极17s、及作为与肖特基电极17s相对应的对向电极的欧姆电极19h。开口 B设置于半导体层10中，且绝缘膜图案15被设置成处于覆盖开口 B的内壁的状态。
[0158]以下将按如下顺序阐述根据第六实施例的二极管1-6的构造:半导体层10、开口B、绝缘膜图案15、肖特基电极17s、及欧姆电极19h。随后，将阐述二极管1-6的制造方法。
[0159]半导体层10
[0160]半导体层10与其他实施例中的第一半导体层相同，且由具有晶体结构的化合物半导体(例如，II1-V族氮化物半导体)构成，所述晶体结构通过利用例如横向外延过生长(epitaxial lateral overgrowth ;EL0)法的外延生长而形成。因此,半导体层10包括与外延生长的开始部分相对应的凸部C，且产生了在凸部C的中心附近贯穿半导体层10的高位错密度区域A。
[0161]开口B
[0162]开口 B形成于半导体层10上并被设置成处于与高位错密度区域A相对应的部分被移除的状态。开口 B被设置于半导体层10中的与高位错密度区域A重叠的部分中。
[0163]此外，开口 B被设置成处于完全覆盖高位错密度区域A的状态。因此，当高位错密度区域A的宽度为Wl时，开口 B的宽度W2为W2 >W1，且当以平面方式观察时，开口 B形成为处于完全覆盖高位错密度区域A的状态。此外，开口 B的尺寸在以平面方式观察时也可为覆盖半导体层10的凸部C的尺寸，且也可具有处于凸部C的尺寸内的尺寸。此外，开口B被设置成不贯穿半导体层10。[0164]绝缘膜图案15
[0165]绝缘膜图案15与其他实施例中的绝缘膜图案相同，并被设置成处于覆盖开口 B的包括底部在内的内壁的状态。
[0166]肖特基电极17s
[0167]肖特基电极17s与其他实施例中的肖特基电极相同，且被设置成覆盖绝缘膜图案15并接触半导体层10。然而，肖特基电极17s向半导体层10施加电压以形成比开口 B更浅的耗尽层10a。
[0168]欧姆电极19h
[0169]欧姆电极19h与其他实施例中的欧姆电极相同。然而，欧姆电极19h及肖特基电极17s向半导体层10施加电压，以形成比开口 B更浅的耗尽层10a。
[0170]如上所述，二极管1-6被构造成垂直肖特基二极管，其中被构造成η型区域的半导体层10被夹持在肖特基电极17s与欧姆电极19h之间。
[0171]二极管1-6的制造方法
[0172]在上述二极管1-6的制造方法中，在上述第一实施例的制造方法中通过外延生长形成第一半导体层及第二半导体层的过程中，可略去第二半导体层的形成。此外，第一半导体层可外延生长为半导体层10，且其他过程与第一实施例中的过程相同。然而，在形成开口B时，考虑到通过驱动二极管1-6而形成于半导体层10上的耗尽层IOa的深度X，开口 B形成为具有大于深度X的深度d。
[0173]第六实施例的效果
[0174]根据上述第六实施例的二极管1-6，由于在半导体层10的移除了高位错密度区域A的开口 B中设置有绝缘膜图案15，因此肖特基电极17s被设置成不与高位错密度区域A接触。因此，可在包括高位错密度区域A的宽范围内设置垂直肖特基二极管(二极管1-6),其中由化合物半导体构成的半导体层10被夹持在肖特基电极17s与欧姆电极19h之间。
[0175]此外，尤其在此种垂直肖特基二极管(二极管1-6)中，设置有绝缘膜图案15的开口 B具有大于耗尽层IOa的深度d，其中耗尽层IOa是因在肖特基电极17s与欧姆电极19h之间施加电压而产生于半导体层10中。因此，在电流断开操作期间，耗尽层IOa不会到达高位错密度区域A。因此，以如其他实施例中所述的相同方式，通过因不存在高位错密度区域A而确保耐压性的耗尽层来在电流断开操作期间安全地防止出现漏电流。
[0176]此外，可将第六实施例的构造与上述第二实施例的构造至第四实施例的构造中的每一者相组合。例如，第六实施例的构造可与上文中参照图4所述的第二实施例的构造相组合，且绝缘膜图案15也可具有从半导体层10的上部突出的形状。此外，第六实施例的构造可与参照图5所述的第三实施例的构造相组合，且也可在半导体层10的欧姆电极19h侧上设置凹部。在此种情形中，凹部的深度是不会到达形成于半导体层10中的耗尽层IOa的深度。此外，第六实施例的构造可与参照图7所述的第四实施例的构造相组合，且也可将连接至欧姆电极17h的埋入电极构造成经由绝缘膜图案填充开口 B的内部。
[0177]通过将第六实施例的构造与第二实施例的构造至第四实施例的构造中的每一者相结合，可实现每一实施例的效果。
[0178]此外，本发明可采用例如以下构造。
[0179](I) 一种二极管，其包括:第一半导体层，所述第一半导体层由包含第一导电型的杂质的化合物半导体构成；高位错密度区域，所述高位错密度区域沿膜厚度方向贯穿所述第一半导体层；第二半导体层，所述第二半导体层具有与所述第一半导体层连续的晶体结构，所述第二半导体层层叠于所述第一半导体层上，并且所述第二半导体层中的处于所述第二半导体层与所述第一半导体层之间的界面一侧的区域中具有比所述第一半导体层的杂质浓度低的杂质浓度，所述第二半导体层具有开口，所述开口中的对应于所述高位错密度区域的部分被移除，使得所述第一半导体层暴露；绝缘膜图案，所述绝缘膜图案被设置成覆盖所述开口的包括底部在内的内壁；电极，所述电极被设置成覆盖所述绝缘膜图案并接触所述第二半导体层；以及对向电极，所述对向电极被设置成使得所述第一半导体层、所述第二半导体层和所述绝缘膜图案被夹持在所述电极与所述对向电极之间，以便所述对向电极与包括所述高位错密度区域在内的所述第一半导体层接触。
[0180](2)如(I)所述的二极管，其中，设置于所述第二半导体层中的所述开口被形成为具有比所述第二半导体层的膜厚度大的深度。
[0181](3)如⑴或⑵所述的二极管，其中，所述绝缘膜图案被设置成从所述开口的内壁突出至所述第二半导体层的上部。
[0182](4)如(I)至(3)中的任一项所述的二极管，其中，所述第一半导体层在所述对向电极一侧包括位于所述高位错密度区域旁边的凹部，以及所述对向电极被从所述第一半导体层的上部一直设置到所述凹部内。
[0183](5)如⑴至(4)中的任一项所述的二极管，其中，在所述开口内设置有埋入电极，所述埋入电极连接至所述电极且经由所述绝缘膜图案被埋入在所述开口的内部中。
[0184](6)如(I)至(5)中的任一项所述的二极管，其中，所述开口被形成为具有完全覆盖所述高位错密度区域的宽度。
[0185](7)如(I)至(6)中的任一项所述的二极管，其中，所述第二半导体层被构造成低浓度区域，所述第二半导体层的整个区域具有所述第一导电型的杂质，且所述第二半导体层的所述第一导电型的杂质的浓度低于所述第一半导体层的所述第一导电型的杂质的浓度。
[0186](8)如(1)至(7)中的任一项所述的二极管，其中，所述电极被设置成与所述第二半导体层相关的肖特基电极，以及所述对向电极被设置成作为用于获取所述第一半导体层的电位的电极。
[0187](9)如(1)至(6)中的任一项所述的二极管，其中，所述第二半导体层是层叠结构，所述层叠结构由设置于所述第一半导体层一侧上的第一导电型的低浓度半导体层和设置于所述电极一侧上的第二导电型的相反导电型半导体层构成。
[0188](10)如(9)所述的二极管，其中，所述电极被设置成作为用于获得所述第二半导体层中的所述相反导电型半导体层的电位的电极，以及所述对向电极被设置成作为用于获得所述第一半导体层的电位的电极。
[0189](11)如(1)至(10)中的任一项所述的二极管，其中，所述第一半导体层和所述第二半导体层由II1-V族氮化物半导体构成。
[0190](12)如(I)至(10)中的任一项所述的二极管，其中，所述第一半导体层和所述第二半导体层由氮化镓(GaN)、氮化铟镓(InxGahN:0 < x ^ I)、及氮化铝镓(AlxGa1J:0< X ≤ I)中一者构成。[0191](13) 一种二极管，其包括:半导体层，所述半导体层由具有晶体结构的化合物半导体构成，所述半导体层包括高位错密度区域并在主表面侧上包括开口，所述高位错密度区域沿膜厚度方向贯穿所述层，且所述开口中的所述高位错密度区域被移除；绝缘膜图案，所述绝缘膜图案被设置成覆盖所述开口的包括底部在内的内壁；电极，所述电极被设置成覆盖所述绝缘膜图案并接触所述半导体层；以及对向电极，所述对向电极被设置成使得所述半导体层与所述绝缘膜图案被夹持在所述电极与所述对向电极之间，以便所述对向电极与包括所述高位错密度区域在内的所述半导体层相接触，且在向所述对向电极和所述电极施加电压时形成比所述半导体层中的所述开口更浅的耗尽层。
[0192](14) 一种制造二极管的方法，其包括:在支撑基板上形成包括开口部的掩膜层；通过在所述开口部中引发从所述支撑基板的暴露表面至所述掩膜层上方的外延生长来形成第一半导体层，所述第一半导体层包括沿膜厚度方向贯穿的与所述开口部相对应的高位错密度区域，且所述第一半导体层由具有晶体结构的化合物半导体构成，所述化合物半导体包含第一导电型的杂质；通过利用从所述第一半导体层连续的外延生长来形成第二半导体层，所述第二半导体层中的处于所述第二半导体层与所述第一半导体层的界面一侧的区域中的杂质浓度低于所述第一半导体层的杂质浓度；在所述第二半导体层中形成开口，所述开口中的对应于所述高位错密度区域的部分被移除，以使所述第一半导体层暴露；形成绝缘膜图案，所述绝缘膜图案覆盖所述开口的包括底部在内的内壁；形成电极，所述电极覆盖所述绝缘膜图案并接触所述第二半导体层；从所述第一半导体层移除所述支撑基板与所述掩膜层；形成对向电极，所述对向电极被形成为使得所述第一半导体层、所述第二半导体层以及所述绝缘膜图案被夹持在所述电极与所述对向电极之间，以便所述对向电极与包括所述高位错密度区域在内的所述第一半导体层接触。
[0193](15)如(14)所述的制造二极管的方法，其中，在形成所述开口的所述步骤中，所述开口被形成为比所述第二半导体层更深。
[0194](16)如(14)或(15)所述的制造二极管的方法，其中，在形成所述绝缘膜图案的所述步骤中，所述绝缘膜图案被形成为从所述开口的内壁突出至所述第二半导体层的上部。
[0195](17)如(14)至(16)中的任一项所述的制造二极管的方法，其中，在从所述第一半导体层移除所述支撑基板与所述掩膜层之后，在所述第一半导体层中的所述高位错密度区域旁边形成凹部，以及在形成所述对向电极的所述步骤中，使所述对向电极从所述第一半导体层的上部一直形成到所述凹部内。
[0196](18)如(17)所述的制造二极管的方法，其中，在形成所述掩膜层的所述步骤中，除所述开口部之外，在所述掩膜层中还形成用于定位的开口图案；在形成所述第一半导体层的所述步骤中，在所述开口部及所述开口图案中从所述支撑基板的所述暴露表面至所述掩膜层上方进行外延生长，以及在形成所述凹部的所述步骤中，使用所述第一半导体层的形成于所述开口图案的形成位置中的凹部作为定位标记。
[0197]本发明所包含的主题与2012年8月31日向日本专利局提出申请的日本优先权专利申请案JP2012-191476中所公开的主题相关，所述日本优先权专利申请案的全部内容以引用方式并入本文中。
[0198]所属领域的技术人员应理解，可根据设计要求及其他因素对本发明进行各种修改、组合、子组合、及改变，只要其属于随附权利要求书或其等效内容的范围内即可。
【权利要求】
1.一种二极管，其特征在于，包括: 第一半导体层，所述第一半导体层由包含第一导电型的杂质的化合物半导体构成； 高位错密度区域，所述高位错密度区域沿膜厚度方向贯穿所述第一半导体层； 第二半导体层，所述第二半导体层具有与所述第一半导体层连续的晶体结构，所述第二半导体层层叠于所述第一半导体层上，并且所述第二半导体层的位于所述第二半导体层与所述第一半导体层之间的界面一侧的区域中具有比所述第一半导体层的杂质浓度低的杂质浓度，所述第二半导体层具有开口，所述开口中的对应于所述高位错密度区域的部分被移除，使得所述第一半导体层暴露； 绝缘膜图案，所述绝缘膜图案被设置成覆盖所述开口的包括底部在内的内壁； 电极，所述电极被设置成覆盖所述绝缘膜图案并接触所述第二半导体层；以及对向电极，所述对向电极被设置成使得所述第一半导体层、所述第二半导体层和所述绝缘膜图案被夹持在所述电极与所述对向电极之间，以便所述对向电极与包括所述高位错密度区域在内的所述第一半导体层接触。
2.如权利要求1所述的二极管，其特征在于， 设置于所述第二半导体层中的所述开口被形成为具有比所述第二半导体层的膜厚度大的深度。
3.如权利要求1所述的二极管，其特征在于， 所述绝缘膜图案被设置成从所述开口的内壁突出至所述第二半导体层的上部。
4.如权利要求1-3中任一项所述的二极管，其特征在于， 所述第一半导体层在所述对`向电极一侧包括位于所述高位错密度区域旁边的凹部，以及 所述对向电极被从所述第一半导体层的上部一直设置到所述凹部内。
5.如权利要求1-3中任一项所述的二极管，其特征在于， 在所述开口内设置有埋入电极，所述埋入电极连接至所述电极且经由所述绝缘膜图案被埋入在所述开口的内部中。
6.如权利要求1-3中任一项所述的二极管，其特征在于， 所述开口被形成为具有完全覆盖所述高位错密度区域的宽度。
7.如权利要求1-3中任一项所述的二极管，其特征在于， 所述第二半导体层被构造成低浓度区域，所述第二半导体层的整个区域具有所述第一导电型的杂质，且所述第二半导体层的所述第一导电型的杂质的浓度低于所述第一半导体层的所述第一导电型的杂质的浓度。
8.如权利要求1-3中任一项所述的二极管，其特征在于， 所述电极被设置成与所述第二半导体层相关的肖特基电极，以及 所述对向电极被设置成作为用于获取所述第一半导体层的电位的电极。
9.如权利要求1-3中任一项所述的二极管，其特征在于， 所述第二半导体层是层叠结构，所述层叠结构由设置于所述第一半导体层一侧上的所述第一导电型的低浓度半导体层和设置于所述电极一侧上的第二导电型的相反导电型半导体层构成，所述低浓度半导体层的所述第一导电型的杂质的浓度低于所述第一半导体层的所述第一导电型的杂质的浓度。
10.如权利要求9所述的二极管，其特征在于， 所述电极被设置成作为用于获得所述第二半导体层中的所述相反导电型半导体层的电位的电极，以及 所述对向电极被设置成作为用于获得所述第一半导体层的电位的电极。
11.如权利要求1-3中任一项所述的二极管，其特征在于， 所述第一半导体层和所述第二半导体层由πι-v族氮化物半导体构成。
12.如权利要求1-3中任一项所述的二极管，其特征在于， 所述第一半导体层和所述第二半导体层由氮化镓GaN、氮化铟镓InxGahN及氮化铝镓AlxGapxN中一者构成，其中O < X≤1。
13.—种二极管，其特征在于，包括: 半导体层，所述半导体层由具有晶体结构的化合物半导体构成，所述半导体层包括高位错密度区域并在主表面侧上包括开口，所述高位错密度区域沿膜厚度方向贯穿所述半导体层，且所述开口中的所述高位错密度区域被部分移除使得所述开口没有贯穿所述半导体层； 绝缘膜图案，所述绝缘膜图案被设置成覆盖所述开口的包括底部在内的内壁； 电极，所述电极被设置成覆盖所述绝缘膜图案并接触所述半导体层；以及对向电极，所述对向电极被设置成使得所述半导体层与所述绝缘膜图案被夹持在所述电极与所述对向电极之间，以便所述对向电极与包括所述高位错密度区域在内的所述半导体层接触，且在向所述对 向电极和所述电极施加电压时形成比所述半导体层中的所述开口更浅的耗尽层。
14.一种制造二极管的方法，其特征在于，包括: 在支撑基板上形成包括开口部的掩膜层； 通过在所述开口部中引发从所述支撑基板的暴露表面至所述掩膜层上方的外延生长来形成第一半导体层，所述第一半导体层包括沿膜厚度方向贯穿的与所述开口部相对应的高位错密度区域，且所述第一半导体层由具有晶体结构的化合物半导体构成，所述化合物半导体包含第一导电型的杂质； 通过利用从所述第一半导体层连续的外延生长来形成第二半导体层，所述第二半导体层中的处于所述第二半导体层与所述第一半导体层的界面一侧的区域中的杂质浓度低于所述第一半导体层的杂质浓度； 在所述第二半导体层中形成开口，所述开口中的对应于所述高位错密度区域的部分被移除，以使所述第一半导体层暴露； 形成绝缘膜图案，所述绝缘膜图案覆盖所述开口的包括底部在内的内壁； 形成电极，所述电极覆盖所述绝缘膜图案并接触所述第二半导体层； 从所述第一半导体层移除所述支撑基板与所述掩膜层； 形成对向电极，所述对向电极被形成为使得所述第一半导体层、所述第二半导体层以及所述绝缘膜图案被夹持在所述电极与所述对向电极之间，以便所述对向电极与包括所述高位错密度区域在内的所述第一半导体层接触。
15.如权利要求14所述的制造二极管的方法，其特征在于， 在形成所述开口的所述步骤中，所述开口被形成为具有比所述第二半导体层的膜厚度大的深度。
16.如权利要求14所述的制造二极管的方法，其特征在于， 在形成所述绝缘膜图案的所述步骤中，所述绝缘膜图案被形成为从所述开口的内壁突出至所述第二半导体层的上部。
17.如权利要求14-16中任一项所述的制造二极管的方法，其特征在于， 在从所述第一半导体层移除所述支撑基板与所述掩膜层之后，在所述第一半导体层中的所述高位错密度区域旁边形成凹部，以及 在形成所述对向电极的所述步骤中，使所述对向电极从所述第一半导体层的上部一直形成到所述凹部内。
18.如权利要求17所述的制造二极管的方法，其特征在于， 在形成所述掩膜层的所述步骤中，除所述开口部之外，在所述掩膜层中还形成用于定位的开口图案； 在形成所述第一半导体层的所述步骤中，在所述开口部及所述开口图案中从所述支撑基板的所述暴露表面至所述掩膜层上方进行外延生长，以及 在形成所述凹部的所述步骤中，使用所述第一半导体层的形成于所述开口图案的形成位置中的凹部作为定 位标记。
【文档编号】H01L29/861GK103681879SQ201310367436
【公开日】2014年3月26日 申请日期:2013年8月21日 优先权日:2012年8月31日
【发明者】兼松成, 柳田将志 申请人:索尼公司