半导体器件及其制造方法

半导体器件及其制造方法
【专利摘要】本发明提供半导体器件及其制造方法。所述半导体器件包括:在其中形成有沟槽的半导体衬底;置于沟槽下侧内部的底电极，底电极具有不平坦的上表面;在底电极上部和沟槽侧壁上形成的绝缘层;和置于沟槽内侧底电极上部的顶电极，所述顶电极是不平坦的顶电极，其中所述顶电极构造为使得顶电极朝中央部倾斜。
【专利说明】半导体器件及其制造方法
[0001]相关申请的交叉引用
[0002]根据美国法典第35条第119(a)款，本申请要求于2012年8月23日在韩国知识产权局提交的韩国申请专利号10-2012-0092612的优先权，其全部内容以所有目的通过引用并入本文。
【技术领域】
[0003]以下描述涉及半导体器件及其制造方法，例如，涉及增加栅电极区域以降低栅电极的电阻率并由此提高开关速度的半导体器件及其制造方法。
【背景技术】
[0004]沟槽金属氧化物层半导体场效晶体管(MOSFET)是指一种特定类型的晶体管，其中垂直地形成沟道，并且在源极和漏极之间的沟槽内形成栅极。沟槽MOSFET包括薄绝缘层如氧化物层的衬里且填充有导体如多晶硅，并通过允许低电流流量来提供特定的低导通电阻值。
[0005]沟槽MOSFET的一个示例包括在沟槽的底部上形成的厚的底部氧化物层，以及在其上形成的栅电极。然而，由于厚的底部氧化物层是通过热氧化形成的，所以在制造过程中产生Si诱导的应力。另外，由于在温度超过1000°c的加热条件下进行氧化，所以已经形成的阱注入物分布在制造过程中可能会改变，使得它难以保持最初意图的设计。其结果是，器件的性能可能变差。
[0006]为了避免热处理，可以使用高密度等离子体化学气相沉积(HDP CVD)工艺来代替热氧化工艺。当使用HDP CVD工艺时，通过在沟槽MOSFET的沟槽内沉积氧化物层，在沟槽内形成厚的底部氧化物层。然而，在某些情况下HDP CVD工艺不是合适的选择。例如，HDPCVD工艺需要昂贵的设备，从而导致整体制造成本和产品单价的增加。

【发明内容】

[0007]在一个一般方面中，提供一种半导体器件，其包括:包含在其中形成的沟槽的半导体衬底；在沟槽内形成的底电极；在沟槽的内部且在底电极上方的顶电极；以及将顶电极和底电极隔离的绝缘层；顶电极具有不平坦的下表面。
[0008]顶电极的不平坦下表面可朝沟槽的中央部分倾斜。底电极的上表面可朝沟槽的中央部分倾斜。顶电极的上表面可朝沟槽的中央部分倾斜。
[0009]顶电极的不平坦下表面可以包括朝底电极的不平坦上表面突出的V形表面或弯曲表面。
[0010]底电极的上表面可具有一个朝沟槽底表面凹陷的中央区域。
[0011 ] 底电极可以包括未掺杂的多晶硅，顶电极可以包括掺杂的多晶硅。
[0012]半导体器件的一般方面还可包括:在沟槽的底表面和下侧壁上形成的牺牲层；在沟槽中的顶电极上方形成的掩埋层；和在掩埋层上方形成的金属阻挡层。[0013]掩埋层可包括高温低压沉积(LPCVD)氧化物层、硼磷硅酸盐玻璃(BPSG)，磷硅酸盐玻璃(PSG)或四乙氧基硅烷(TEOS)膜中的至少一种。
[0014]金属阻挡层可以包括钛(Ti)或氮化钛(TiN)中的至少一种。
[0015]金属阻挡层可具有多层结构。
[0016]半导体器件的一般方面可进一步包括在金属阻挡层上形成的金属电极，金属电极包含铝(Al)。
[0017]金属阻挡层可经由在绝缘层中形成的接触孔而形成为与半导体衬底接触。
[0018]半导体衬底可以在形成接触孔的位置处包括:接触金属阻挡层的P型的体接触区；接触金属阻挡层且形成为相邻于P型的体接触区的一个或更多个N型源极区，所述一个或更多个N型源极区具有与P型的体接触区不同的掺杂特性；在P型的体接触区和N型源极区的下部形成的主体层；和在主体层的下部形成的外延层。
[0019]半导体器件的一般方面还可以包括:在顶电极上方形成的金属电极；以及形成在半导体衬底中以在金属电极和N型源极区之间形成沟道的漏极区。
[0020]绝缘层可以包括:在底电极的上表面上形成的多晶硅氧化物层(poly oxidelayer)和在沟槽的侧壁上形成的栅极氧化物层。
[0021 ] 多晶硅氧化物层可包括底电极的上表面上形成的不平坦表面。
[0022]多晶硅氧化物层可以在底电极的上表面的氧化期间形成，且栅极氧化物层可在半导体衬底的氧化期间形成。
[0023]半导体器件的一般方面可进一步包括在沟槽内的底电极侧壁上形成的侧壁氧化物层。
[0024]多晶硅氧化物层的厚度可等于或大于栅极氧化物层的厚度，侧壁氧化物层可具有比多晶硅氧化物层和栅极氧化物层更大的厚度。
[0025]半导体器件的一般方面还可包括形成在底电极下表面上的牺牲底部氧化物层，侧壁氧化物层可以有比牺牲底部氧化物层更大的厚度。
[0026]在另一个一般方面中，提供了一种制造半导体器件的方法，该方法涉及:在半导体衬底中形成沟槽；以及在沟槽内形成，在所述底电极和顶电极之间设置有绝缘层，其中所述底电极的上表面具有不平坦的表面。
[0027]在该方法的一般方面中，顶电极的下表面可以是弯曲的或V形的，顶电极的上表面可以是弯曲的或V形的。
[0028]该方法的一般方面还可包括:在沟槽中形成底部电极之前，在沟槽的底表面和下侧壁上形成牺牲层，在沟槽中的顶电极上方形成掩埋层；以及在掩埋层上方形成金属阻挡层，其中掩埋层的形成包括形成以下中的至少之一:高温低压沉积(LPCVD)氧化物层、硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)或四乙氧基硅烷(TEOS)膜。
[0029]从以下详细描述、附图和权利要求，其它特征和方面可变得明显。
【专利附图】

【附图说明】
[0030]图1是根据第一实例的半导体器件的截面图，包括半导体器件沟槽的放大视图。
[0031]图2至9为截面图，其示出用于制造图1所示半导体器件的制造过程的一个实例。
[0032]图10示出根据第二实例的半导体器件的截面图。【具体实施方式】
[0033]提供以下详细描述以帮助读者获得本文所述的方法、装置和/或系统的全面了解。因此，本领域的普通技术人员会想到本文所述系统、装置和/或的方法的各种变化、改进和等同方案。此外，为了更加清楚和简明，可能省略众所周知的功能和结构的描述。
[0034]在下文描述的半导体器件的实例中，可以增加栅电极的表面积增加以降低栅电极的电阻，并且相应地提高半导体器件的开关速度。下面还描述了半导体器件制造方法的实例，其中增加栅电极的表面积以降低电阻并提高半导体器件的开关速度。
[0035]图1示出的第一实例的半导体器件的截面图。
[0036]参考图1，根据第一实例的半导体器件可包括半导体衬底100a、牺牲层140b、底电极150a、绝缘层160a、160b、顶电极170、第一掩埋层180a、第二掩埋层180b、金属阻挡层190和金属电极200，并可另外包括漏极区(未示出)。然而，所示半导体器件仅提供作为一个实例，本公开的半导体器件并不限于此。比如，在其他实例中，半导体器件可包括一个或更多个半导体衬底100a、牺牲层140b中、底电极150a、绝缘层160a、160b、顶电极170、第一掩埋层180a、第二掩埋层180b、金属阻挡层190和金属电极200，但可能不包括所有这些元件。另外，该半导体器件可以包括未在图1中示出的另外的元件。
[0037]在半导体器件的另一个实例中，第一和第二掩埋层180a、180b可以形成为单个掩埋层或构建为没有某些元件如金属阻挡层190。为了便于说明，下面详细描述半导体器件的一个实例，其中包括以上提到的所有元件。
[0038]在图1中所示的半导体器件中，半导体衬底IOOa可是硅衬底，例如晶片，或者可是玻璃或石英衬底。可以通过光刻或蚀刻工艺在半导体衬底IOOa的上表面中形成预定深度的沟槽。根据一个实例，该沟槽可具有0.3至0.5μπι的宽度和I至3μπι的深度。另一个实例中，沟槽的宽度和深度可以根据旨在最小化半导体器件的规格形成，或者形成为具有设计者确定的期望特性。数值也可以根据可由特殊加工设备制造的最小规格来调整。
[0039]在图示的实例中，牺牲层140b中形成在沟槽的底表面上和内壁上。为了减少由于蚀刻沟槽引起的损失或损伤，第一牺牲层130可以在形成有沟槽的半导体衬底IOOa的整个表面上形成，随后通过例如湿法蚀刻移除，从而完全消除损坏的硅(Si)。然后，可以在半导体衬底IOOa的整个表面上形成第二牺牲层140b并将其部分地蚀刻，只留下沟槽内的第二牺牲层140b。图1中所示的牺牲层140b是指保留在沟槽内的第二牺牲层。
[0040]被牺牲层140b包围的底电极150a形成在沟槽的下侧内部中。在该实例中，底电极150a由多晶硅形成，并且可被称为“浮动多晶Si”(floating poly-Si)。表述“分割多晶Si”是指底电极150a设置在顶电极170下方或与顶电极170分割开的事实。底电极150a可被称为“底部多晶Si”。优先使用未掺杂的而不是掺杂的多晶硅的目的是确保更大的电阻率。当使用具有更大电阻率的材料时，底部多晶Si和衬底之间形成的寄生电容或镜像电容(mirror capacitance)明显变得更小。较大的寄生电容或镜像电容值减缓开关速度或增加功率损耗。出于该原因，优选的是使用未掺杂的多晶Si的底部多晶Si。另外，底电极150a的厚度可为3000至4000Λβ
[0041]参照图1中所示沟槽的放大视图，底电极150a具有不平坦的上表面178。S卩，底部电极的上部或上侧不是由平坦的表面形成。例如，上表面178可朝沟槽的中央倾斜或弯曲或形成V形。该构造通过使顶电极170的面向底电极150a的表面积最大化来降低了栅电极的电阻，从而改善半导体器件的开关特性。为了实现上述特性，可以将底电极150a形成为使得其上表面是弯曲的或形成V形。
[0042]绝缘层在半导体衬底IOOa的整个上表面上形成，包括底电极150a的上表面178和沟槽的上部内壁。绝缘层160a、160b包括多晶硅氧化物层和栅极绝缘层。绝缘层160a、160b可起到将作为栅电极的顶电极170与置于其下方的底部电极150a绝缘的作用。在一个替代方案中，绝缘层160a) 160b可只起栅极绝缘层的作用。在一个实例中，绝缘层160a和160b可分别形成为多晶硅氧化物层和氧化硅层。形成在具有不平坦上表面168上的底电极150a上的多晶硅氧化物层160a也可具有不平坦下表面。多晶硅氧化物层160a的不平坦下表面可具有与底电极的上表面178相同的不平坦形状。例如，如果在底电极150a形成V形，则多晶硅氧化物层160a的下表面也可形成V形。或者，多晶硅氧化物层160a的下表面可形成V+凹的凹陷形状，即使底电极150a的上表面178为V形时也是如此。V+凹的凹陷形状是指其中形成有另外的凹陷即钥匙孔165的V型。符号“凹”是指在V形凹表面中形成凹陷165以进一步增加表面积这样的事实。下陷即钥匙孔165开始通过栅极多晶硅沉积工艺来形成，在栅极多晶硅沉积工艺中在更多生长之后进行沉积和多晶硅回蚀工艺。这将在下面详细解释。绝缘层160a、160b可以分为当底电极150a的一部分被氧化时形成的多晶硅氧化物层和栅极绝缘层或栅极氧化物层，所述由可能被氧化的沟槽侧壁上的半导体衬底IOOa的一部分(例如，硅)形成。绝缘层160a和160b可通过基本相同的过程形成，唯一的区别可能是导致氧化物层形成的反应的目。
[0043]顶部电极170形成在底电极150a上，所述底电极150a形成在沟槽内部的下部处。顶部电极170通过使用其上掺杂有掺杂剂的多晶硅而可以有效地降低电阻。厚度可为4000至60001,形状可以与底电极150a的上表面178相同。另外,在一个实例中，顶电极170的下表面可被配置使得其朝中央部逐渐变大。与下表面一样，顶电极170的上表面上也可具有其深度朝中央部逐渐增加的构造。结果，顶电极170可以在边缘和中央处具有相似的上垂直厚度和下垂直厚度。顶电极170可以具有与多晶娃氧化物层160a的上表面168相同的结构。例如，如果多晶硅氧化物层160a的上表面168为V形，则顶电极170的下表面也可以具有相同的V形。或者，如果多晶硅氧化物层160a的上表面168是V+凹的凹陷形状，则顶电极170的下表面上也可能有相同的V+凹的凹陷形状。另外，多晶硅氧化物层160a的下表面可形成为V+凹的凹陷形状，即使当电极150a的上表面178为V形时也是如此。由于V或V+凹的凹形结构，所以顶电极170的表面增加，降低了电阻，因此，半导体器件的开关速度可能增加。为了使顶电极170的面积最大化，优选V+凹的凹形结构。由于使用“凹”的凹形，所以表面积可能进一步增加。
[0044]掩埋沟槽下方的掩埋层180a、180b形成在顶电极170上。掩埋层180a、180b可包括第一埋层180a (如高温低压沉积(LPCVD)所形成的氧化物层)和第二掩埋层180b (如在第一埋层180b上形成的硼磷硅酸盐玻璃膜)两者、或者仅为两种类型层中的一种。掩埋层180a、180b如此命名是因为掩埋层180a、180b将顶部电极170掩埋在沟槽内。或者，掩埋层180a、180b中也可以被称为第一和第二绝缘层。
[0045]在半导体衬底IOOa的其中形成掩埋层180a、180b的位置上方的上表面上形成金属阻挡层190。金属阻挡层190在其中未形成沟槽的位置处接触半导体衬底100a。该结构对于抑制金属阻挡层190上形成的金属电极200与例如半导体衬底IOOa的反应可能是必须的。
[0046]在金属阻挡层190上方的半导体衬底IOOa上形成金属电极200。为了形成金属电极200，在这个实例中，可以在半导体衬底IOOa上涂覆或沉积导电材料例如铝(Al)，并且可以通过光刻和蚀刻形成半导体器件的源电极和漏电极中之一。如果通过上述方法形成源电极，则可以将漏电极额外地形成在半导体衬底IOOa的后表面上。
[0047]结果，具有上述结构的半导体器件可以通过使栅极电极的表面积最大化来降低电阻，随之提高其开关速度。
[0048]图2至图9为截面图，其提供为解释用于制造图1的半导体器件的制造过程的实例。
[0049]参考图2，根据形成图1的半导体器件的方法的一个实例，准备衬底100。衬底100可以是硅衬底。然后，在衬底100的顶上顺序沉积氧化物层的缓冲层105、氮化硅层的第一绝缘层110和氧化硅层的第二绝缘层120，并且在第二绝缘层120上施加抗蚀剂PR。然后，通过使用掩模和曝光形成PR图案125，并且使图案显影。缓冲层105在衬底100和第一绝缘层110之间形成为绝缘层以减小第一绝缘层110形成期间的应力。第二绝缘层120作为蚀刻停止层。此外，通过使用与第一绝缘层110不同的材料形成第二绝缘层120，可形成更大深度的沟槽。也就是说，当第二绝缘层材料120的掩模用于蚀刻衬底100以形成深沟槽时，第二绝缘层120也被蚀刻直到露出第一绝缘层110。因为第一绝缘层110由与第二绝缘层120不同的材料形成，所以额外的蚀刻是可能的，即使在第一绝缘层110被完全消除之后也是如此。
[0050]然后，根据PR图案125进行蚀刻工艺。蚀刻工艺可以是硅蚀刻工艺。利用该蚀刻工艺，对绝缘层105a、110a、120a如图3所示那样进行图案化，并在衬底100中形成沟槽。在下面的描述中，衬底100与其中形成的沟槽将被称为本实例的半导体衬底100a。在所示的实例中，沟槽可形成为具有0.3至0.5μπι的宽度、I至3μπι的深度。
[0051]在此之后，在具有沟槽的半导体衬底IOOa上形成第一牺牲层130，如图4所示。氧化物层可以用作第一牺牲层130。第一牺牲层130通过蚀刻移除在形成沟槽的过程中损坏的硅而沉积在衬底100上。
[0052]虽然没有在附图中示出，通过湿法蚀刻工艺移除第一牺牲层130，完全消除了损坏的硅。参照图5，第二牺牲层140沉积在沟槽上。第二牺牲层140是氧化物层，其可通过热氧化过程形成，并作为在第二牺牲层140上形成的第一导电材料150的绝缘层。
[0053]参考图5，在其中有第二牺牲层140的半导体衬底IOOa的整个上表面上形成导电材料150。在这个实例中，考虑到随后的形成的沟槽的宽度，所沉积的第一导电材料150的厚度介于3000至5000几之间。另外，多晶硅也可以用作第一导电材料150，更优选地，也可以使用未掺杂的多晶硅而不是掺杂的多晶硅，以确保更大的电阻。当使用具有更大电阻的材料时，在底部多晶Si和衬底之间形成的寄生电容或镜像电容明显变得更小。使用更大的值可能导致减缓开关速度或消耗更多功率。出于这个原因，在这个实例中，底部多晶硅使用未掺杂的多晶Si。
[0054]接着，参照图6，通过对第一导电材料150进行回蚀工艺形成位于沟槽的下部中的底电极150a。底电极150a的是所谓的“浮置电极”或“分割电极”，该表述说明底电极150a从顶电极170分割出来并浮在其顶上。在回蚀工艺期间，底电极150a的上表面形成为不平坦结构。考虑到沟槽深度为I至2 μ m，回蚀并除去0.5至1.5 μ m的厚度。参照图6所示的实例，中央部比边缘部更凹陷。凹构造的形成可归因于多晶硅的CVD沉积特性。也就是说，当在沟槽内沉积I至2 μ m厚度的多晶硅时，多晶硅层的沉积从沟槽的侧面开始，其间在两侧上生长的多晶硅层在沟槽的中央部分汇合。这会导致如下现象:中央部分与其它部分相比具有较低的多晶硅密度。因此，多晶硅层的回蚀速度在中央部比其它部分处更快，当回蚀
0.5至1.5 μ m的厚度时，导致整体凹陷构造。除了整体凹陷构造之外，由于蚀刻速度更快，所以可以在中央部中形成钥匙孔。多晶硅的回蚀过程导致钥匙孔形状在中央部中生长。当沟槽填充有其它氧化物层材料而不是多晶硅CVD时，上述现象较不可能发生。
[0055]由于凹陷构造，表面积增加。虽然图2示出中央部更为凹陷的实例，但是本发明的器件不限于此。另外，在此步骤中可形成一个或更多个凹部，凹部可具有多种构造以获得更大的表面积。
[0056]在此之后，虽然在附图中未示出，可洗涤半导体衬底100a。可进行洗涤过程以除去可能在蚀刻期间产生的任何聚合物。
[0057]参考图7，用磷酸盐溶液等除去第一绝缘层，并用稀释的HF溶液部分地除去第二牺牲层140a。利用使用像如上文提到的那些溶液进行的湿蚀刻工艺，可以在第一导电材料150和沟槽之间形成图案化的第二牺牲层140a。
[0058]在此之后，参考图8，在半导体衬底IOOa上形成绝缘层(其包括在多晶硅氧化物层160a的层间绝缘层和栅极绝缘层160b)。绝缘层160a和160b可使用氧化娃层或氧氮化娃层(SiON)和硅氮化物层(SiN)中的一种，或者可以形成为Si02/Si0N、Si02/SiN、SiON/SiN
的堆叠结构。绝缘层160的厚度范围可以在200至1000Λ之间。多晶硅氧化物层160a可
具有与底电极150a的上表面178相同的构造。钥匙孔165可在形成绝缘层后观察到，这源于多晶硅的回蚀工艺。
[0059]此外，层间绝缘层起将底电极150a和顶电极170绝缘或隔离的作用。栅极绝缘层160b仅起顶电极170和衬底IOOa之间的栅极绝缘层的作用。
[0060]层间绝缘层可能被命名为“多晶硅氧化物层160a”，因为该层在750至1000°C之间的高温下通过热氧化多晶硅形成。更具体地，绝缘层160可被分为当底电极150a被氧化时形成的多晶硅氧化物层160a和当硅材料的半导体衬底IOOa被氧化时形成的栅极绝缘层160b。绝缘层基本上通过相同的过程形成，唯一的区别是反应的目标，即导致氧化物层的形成。多晶硅氧化物层160a的厚度等于或大于栅极氧化物层160b的厚度。这是因为氧化物层的生长速度在多晶硅表面上比在单晶硅表面上更快。例如，如果栅极绝缘层160b形成为
300Λ ^则多晶硅氧化物层160a的厚度为约300至35θΛ--然而，正如上面所解释的，因为
底部多晶Si或底电极150a是未掺杂的多晶硅，所以氧化物层的生长速度比掺杂的多晶硅慢。结果，厚度与栅极绝缘层160b的厚度相似。然而，形成在栅极绝缘层160b与多晶硅氧化物层160a汇合之处的侧壁氧化物层160c比多晶硅氧化物层160a和栅极绝缘层160b厚得多。这是因为氧化物层在底部多晶硅和沟槽侧壁上同时生长。厚的侧壁氧化物层的存在可进一步减小寄生电容。氧化物层越厚，电容值变得越低。所形成的侧壁氧化物层160c比牺牲层140b (即，底部氧化物)厚。接着，第二导电材料被沉积在半导体衬底IOOa上以形成顶电极170，顶电极170通过光刻和蚀刻过程形成，如图9所示。因此，沉积掺杂有掺杂剂的多晶硅以形成顶电极170，并且使用掺杂的多晶硅可产生进一步降低电阻的效果。因此，如果底电极150a由未掺杂的多晶硅形成，则顶电极170可以由掺杂的多晶硅形成。
[0061]顶电极170沉积至约4000至(U)OO A的厚度。顶电极170的构造与底电极150a
的上表面是相同的。参照图9，顶电极170形成为使得中央部分成为最凹陷的部分，目的是增加顶电极170(即，栅极多晶硅)的表面积并减小电阻，从而增加半导体器件的开关速度。由于电阻减小和开关速度增加，可以降低功率损耗。
[0062]尽管没有示出，在顶电极170形成后可另外形成源极区域(N+)和体接触区域(P+)。为了使顶电极170与可能在随后的处理中形成的金属材料绝缘，在顶电极170上形成掩埋层。使用LPCVD氧化物层、硼磷硅酸盐玻璃(BPSG)、PSG和TEOS膜中的至少一种用来形成掩埋层180。这时，如果埋藏层180形成为两层，则该层可包括第一掩埋层180例如LPCVD氧化物层和第二掩埋层例如BPSG层。也可使用PSG或PE-TEOS代替BPSG层。埋藏层180可以通过对沉积在半导体衬底IOOa上的BPSG膜和LPCVD氧化物层实施光刻和蚀刻来形成。
[0063]在此之后，通过对EPSG膜和LPCVD氧化物层进行光刻和蚀刻过程形成用于暴露半导体衬底的接触孔。在接触孔形成之后，在半导体衬底IOOa上沉积导电材料以形成金属阻挡层190。也可使用导电材料例如Ti或TiN、或者Ti/TiN的混合物层。当使用Ti/TiN时，TiSi2通过Ti和Si衬底之间的反应形成，结果，接触电阻可进一步降低。所形成的TiN防止金属电极200的材料与半导体衬底发生反应。在形成金属阻挡层190之后，然后形成金属电极200。此时，可以使用铝、钨、钥或铜、或上述的一种或多种的混合物作为金属电极的材料。
[0064]最后，尽管未示出，在图9中半导体衬底IOOa的后表面上，可在可能形成的注入物层上形成注入物层和漏极区域(未示出)。漏极区域形成在源极区域和与其连接的金属电极200之间的垂直沟道。
[0065]图10示出根据第二实例的半导体器件。参照图10，虚线表示具有PN结的边界。
[0066]参考图10，根据第二实例的半导体器件可包括半导体衬底300a、牺牲层340b、底电极350a、绝缘层360a、360b、顶电极370、掩埋层380、金属阻挡层390和金属电极400中的全部或一部分，还可以另外包括第三电极。
[0067]本文使用的表述“包括全部或一部分”可以理解为指可以省略部分元件。此外，掩埋层380可形成为使用LPCVD氧化物层和BPGS膜的至少一个层。也可以使用PSG或PE-TEOS膜代替BPSG。为了方便说明，图10示出包括所有元件的一个实例。
[0068]在图10中示出的半导体器件不同于图1所示的半导体器件实例，在于它包括在半导体衬底300a上形成的N型外延层300a_l、P型体层300a_2、P型体接触区300a_3和N型源极区300a_4。所提供的P型的体接触区300a_3用于设置P型体层300a_2的电压。N型源极区300a_4和在P型的体接触区300a_3形成为相互接触以同时设置相同的电压。N型源区域300a_4和P型的体接触区300a_3两者都适用接地电压。
[0069]P型主体层300a_2形成沟道用于使电流在半导体衬底300a的后表面上形成的漏极区域和N型源极区300a_4之间流动。例如，可以向漏极区域施加8至1200V的电压。另夕卜，可以向作为栅电极的顶电极370施加2至40V的电压。因此，根据栅极绝缘层的厚度施加不同的电压。
[0070]N型外延层300a_l布置在半导体衬底300a的最下端并且可以在工艺中形成在衬底例如晶片上。另外，在N型外延层300a_l生长之后形成P型体层300a_2。
[0071]有关的技术构成如半导体衬底300a、牺牲层340b、底电极350a、绝缘层360a、360b、顶电极370、掩埋层380、金属阻挡层390和金属电极400以及和形成这些层的方法的解释，将不会在这里详细重复，因为它们类似于图1中示出的各层。就上文参照图1提供的解释而言，半导体衬底100a、牺牲层140b、底电极150a、绝缘层160a、160b、顶电极170、掩埋层180、金属阻挡层190和金属电极200可用于这些构成。
[0072]上面已经描述了一些实例。然而，可以被理解的是可以进行多种修改。例如，如果所描述的技术以不同的顺序进行和/或如果在描述的系统、结构、器件或电路的组成以不同的方式进行结合，和/或由其他组件或它们的等同物替换或补充可实现合适的结果。因此，其它实施在下面的权利要求范围之内。
【权利要求】
1.一种半导体器件，包括: 半导体衬底，其包括形成于其中的沟槽； 在所述沟槽内侧形成的底电极； 在所述沟槽内侧和所述底电极上方形成的顶电极；和 使所述顶电极隔离于所述底电极的绝缘层，所述顶电极具有不平坦下表面。
2.根据权利要求1所述的半导体器件，其中所述顶电极的所述不平坦下表面朝所述沟槽的中央部倾斜；所述底电极的上表面朝所述沟槽的所述中央部倾斜；并且所述顶电极的上表面朝所述沟槽的所述中央部倾斜。
3.根据权利要求1所述的半导体器件，其中所述顶电极的所述不平坦下表面包括朝所述底电极的不平坦上表面突出的弯曲表面或V形表面。
4.根据权利要求1所述的半导体器件，其中所述底电极的上表面具有朝所述沟槽的底表面凹陷的中央区域。
5.根据权利要求1所述的半导体器件，其中所述底电极包含未掺杂的多晶硅，所述顶电极包含掺杂的多晶硅。
6.根据权利要求1所述的半导体器件，还包括: 在所述沟槽的底表面和下侧壁上形成的牺牲层； 在所述沟槽中的所述顶电极上方形成的掩埋层；和 在所述掩埋层上方形成的金属阻挡层。
7.根据权利要求6所述的半导体器件，其中所述掩埋层包含高温低压沉积(LPCVD)氧化物层、硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)或四乙氧基硅烷(TEOS)膜中的至少之一 O
8.根据权利要求6所述的半导体器件，其中所述金属阻挡层包含钛(Ti)或氮化钛(TiN)中的至少之一。
9.根据权利要求6所述的半导体器件，其中所述金属阻挡层具有多层结构。
10.根据权利要求6所述的半导体器件，还包括在所述金属阻挡层上形成的金属电极，所述金属电极包含铝(Al)。
11.根据权利要求6所述的半导体器件，其中所述金属阻挡层形成为经由在所述绝缘层中形成的接触孔与所述半导体衬底接触。
12.根据权利要求11所述的半导体器件，其中所述半导体衬底在形成所述接触孔的位置处包括: 接触所述金属阻挡层的P型的体接触区； 接触所述金属阻挡层且形成为与所述P型的体接触区相邻的一个或更多个N型源极区，所述一个或更多个N型源极区具有与所述P型的体接触区不同的掺杂特性； 在所述N型源极区和所述P型的体接触区的下部形成的本体层； 在所述本体层的下部形成的外延层。
13.根据权利要求12所述的半导体器件，其还包括: 在所述顶电极上方形成的金属电极；和 形成在所述半导体衬底中以在所述金属电极和所述N型源极区之间形成沟道的漏极区。
14.根据权利要求1所述的半导体器件，其中所述绝缘层包含: 在所述底电极的所述上表面上形成的多晶硅氧化物层；和 在所述沟槽的侧壁上形成的栅极氧化物层。
15.根据权利要求14所述的半导体器件，其中所述多晶硅氧化物层包括在所述底电极的所述上表面上形成的不平坦表面。
16.根据权利要求14所述的半导体器件，其中所述多晶硅氧化物层在所述底电极的上表面的氧化期间形成，并且所述栅极氧化物层在所述半导体衬底的氧化期间形成。
17.根据权利要求14所述的半导体器件，还包括所述底电极的在所述沟槽内的侧壁上形成的侧壁氧化物层。
18.根据权利要求17所述的半导体器件，其中所述多晶硅氧化物层的厚度等于或大于所述栅极氧化物层的厚度，并且所述侧壁氧化物层的厚度比所述多晶硅氧化物层和所述栅极氧化物层的厚度大。
19.根据权利要求17所述的半导体器件，还包括在所述底电极的下表面上形成的牺牲底部氧化物层，所述侧壁氧化物层的厚度比所述牺牲底部氧化物层的厚度大。
20.一种制造半导体器件的方法，其包括: 在半导体衬底中形成沟槽；以及 在所述沟槽内侧形成底电极和顶电极，在所述底电极和所述顶电极之间设置绝缘层， 其中所述底电极的上表面具有不平坦表面。
21.根据权利要求20所述的方法，其中所述顶电极的下表面是弯曲的或V形的，并且所述顶电极的上表面是弯曲的或V形的。
22.根据权利要求20所述的方法，还包括: 在所述沟槽中形成所述底电极之前在所述沟槽的底表面和下部侧壁上形成牺牲层， 在所述沟槽内的所述顶电极上方形成掩埋层；以及 在所述掩埋层上方形成 金属阻挡层， 其中所述掩埋层的形成包括形成以下中的至少之一:高温低压沉积(LPCVD)氧化物层、硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)或四乙氧基硅烷(TEOS)膜。
【文档编号】H01L29/78GK103633144SQ201310367330
【公开日】2014年3月12日 申请日期:2013年8月21日 优先权日:2012年8月23日
【发明者】申铉光 申请人:美格纳半导体有限公司