电阻结构体、集成电路以及电阻结构体的制造方法
【专利摘要】本发明涉及电阻结构体、集成电路以及电阻结构体的制造方法。能够防止由半导体基板与电阻元件之间的电位差引起的该电阻元件的电阻值变动，并且不会伴随占有面积的扩大而抑制该电阻元件的电阻值偏差。电阻结构体的n阱（11）被设置在半导体基板10的表层部。矩形形状的第1电阻元件（21）和第2电阻元件（22）经由绝缘膜（13）而被设置在n阱的上。第1、第2电阻元件被配置成彼此的长边对置。第1布线（31）与第1电阻元件的一端电连接。第2布线（32）与第2电阻元件的一端电连接。第3布线将第1电阻元件的另一端和第2电阻元件的另一端电连接。n阱与第1～第3布线中的任意一个布线电连接。
【专利说明】电阻结构体、集成电路以及电阻结构体的制造方法
【技术领域】
[0001]本发明涉及电阻结构体、集成电路以及电阻结构体的制造方法。
【背景技术】
[0002]在半导体集成电路中，组合电阻元件、电容器、晶体管等电路元件来构成所希望的电子电路。
[0003]电阻元件中，存在例如由多晶硅构成且在半导体基板上隔着绝缘膜而形成的电阻元件。在这样的结构中，有时电阻元件的电阻值会随着半导体基板与电阻元件之间的电位差而变化。例如，在电阻元件rl被附加电压V1、半导体基板被固定在接地电位的情况下，若电压Vl变动则半导体基板与电阻元件rI之间的电位差变动，从而电阻元件rl的电阻值发生变化。例如，在根据分压电路、放大电路以及电平移动电路等的电阻比而规定了输出电压的电子电路中，存在电阻比随着外加电压而变动以导致输出电压产生误差的可能性。
[0004]在专利文献I中公开有能够抑制由于半导体基板与电阻元件之间的电位差而引发的电阻值变动的电阻元件。即，在上述专利文献I中，公开了一种电阻结构体，其具备:经由绝缘层而形成于半导体基板的电阻元件层、与该电阻元件层的一个端部导通的第I电极、与电阻元件的另一个端部导通的第2电极以及在电阻元件层的下部经由绝缘层邻接且相互分离的第I导电层以及第2导电层，第I导电层以第I电极的电位被施加偏压，第2导电层以第2电极的电位被施加偏压。根据这样的构成，能够通过第I导电层和第2导电层抑制由半导体基板与电阻元件层之间的电位差引起的电阻值的变化。
[0005]专利文献1:日本特开2012 - 109535号公报
[0006]在上述的专利文献I所记载的电阻结构体中，在第I导电层与第2导电层之间的缝隙中，电阻元件与半导体基板邻接。由此，抑制由半导体基板层与电阻元件之间的电位差引起的该电阻元件的电阻值的变动的效果减退。即，假定专利文献I所记载的第I导电层和第2导电层在CMOS半导体集成电路中由阱层而实现，该情况下，为了使第I导电层和第2导电层不发生短路而在它们之间设置数Pm至数十ym左右的缝隙。在该缝隙中，电阻元件层有可能受由与半导体基板之间的电位差引起的电场的影响而电阻值发生变化。
[0007]另外，一般公知在将该电阻元件的宽度尺寸设为W、将长度尺寸设为L时，电阻元件的电阻值的偏差与I / (LXW) 1/2成比例。即，若电阻元件的面积小，则电阻值的偏差变大，其结果，电阻比精度降低。因此，为了抑制电阻元件的偏差而提高电阻比精度，需要将电阻元件的长度尺寸L和宽度尺寸W增大某种程度。然而，如上述专利文献I记载，在使用导电层来避免由电阻元件与半导体基板之间的电位差引起的电阻值变动的构成中，由于需要在导电层的形成区域上配置电阻元件，所以难以使电阻元件的长度尺寸L、宽度尺寸W充分增大。即，在以往的结构中，在想要确保电阻元件的长度尺寸L、宽度尺寸W以使电阻值偏差减小的情况下，需要增大导电层的形成区域等的应对。然而，该情况下，会导致包括导电层的电阻结构体的占有面积增大。
【发明内容】
[0008]本发明是鉴于上述问题而完成的，目的在于提供能够防止由半导体基板与电阻元件之间的电位差引起的该电阻元件的电阻值变动、并且能够不伴随占有面积的增大而抑制该电阻元件的电阻值偏差的电阻结构体以及其制造方法。
[0009]本发明的电阻结构体包括:设置于半导体基板的表层部的导电层；经由绝缘膜而被设置在上述导电层上的具有长边和短边的第I电阻元件；经由上述绝缘膜而被设置在上述导电层上的具有长边和短边的第2电阻元件，该第2电阻元件被配置成长边与上述第I电阻元件的长边对置；与上述第I电阻元件的一端电连接的第I布线；与上述第2电阻元件的一端电连接的第2布线；将上述第I电阻元件的另一端与上述第2电阻元件的另一端电连接的第3布线以及将上述第I布线、上述第2布线以及上述第3布线中的任意一个布线和上述导电层电连接的连接部。
[0010]另外，本发明的集成电路是包括多个上述电阻结构体的集成电路，包括分别将由上述第I电阻元件和上述第2电阻元件构成的合成电阻元件串联连接而构成的第I合成电阻和第2合成电阻。
[0011]另外，本发明的电阻结构体的制造方法包括:在半导体基板的表层部形成导电层的工序；在上述导电层上形成绝缘膜的工序；在上述绝缘膜上形成具有长边和短边的第I电阻元件的工序；在上述绝缘膜上形成具有长边和短边的第2电阻元件的工序，该第2电阻元件的长边与上述第I电阻元件的长边对置；形成与上述第I电阻元件的一端电连接的第I布线的工序；形成与上述第2电阻元件的一端电连接的第2布线的工序；形成将上述第I电阻元件的另一端和上述第2电阻元件的另一端电连接的第3布线的工序；以及形成将上述第I布线、上述第2布线以及上述第3布线中的任意一个和上述导电层的连接部电连接的工序。
[0012]根据本发明的电阻结构体及其制造方法，能够防止由半导体基板与电阻元件之间的电位差引起的该电阻元件的电阻值变动，并且能够不伴随占有面积的增大而抑制该电阻元件的电阻值偏差。
【专利附图】
【附图说明】
[0013]图1 (a)是本发明的第I实施方式的电阻结构体的俯视图，图1 (b)是沿图1 (a)中的Ib — Ib线的剖视图。
[0014]图2 (a)?图2 (C)是表示本发明的第I实施方式的电阻结构体的制造方法的俯视图，图2 Cd)?图2 Cf)是分别沿图2 Ca)?图2 (c)中的2d — 2d线、2e — 2e线以及2f — 2f线的剖视图。
[0015]图3 (a)?图3 (C)是表示本发明的第I实施方式的电阻结构体的制造方法的俯视图，图3 Cd)?图3 Cf)是分别沿图3 Ca)?图3 (c)中的3d — 3d线、3e — 3e线以及3f — 3f线的剖视图。
[0016]图4 (a)?图4 (C)是表示本发明的第I实施方式的电阻结构体的制造方法的俯视图，图4 Cd)?图4 Cf)是分别沿图4 Ca)?图4 (c)中的4d — 4d线、4e — 4e线以及4f — 4f线的首I]视图。
[0017]图5 (a)是本发明的比较例的电阻结构体的俯视图，图5 (b)是沿图5 Ca)中的5b — 5b线的剖视图。
[0018]图6 (a)是本发明的第2实施方式的电阻结构体的俯视图，图6 (b)是沿图6 (a)中的6b — 6b线的剖视图。
[0019]图7 (a)是本发明的第3实施方式的电阻结构体的俯视图，图7 (b)是沿图7 (a)中的7b — 7b线的剖视图。
[0020]图8 (a)~图8 (C)是表示本发明的第3实施方式的电阻结构体的制造方法的剖视图。
[0021]图9是表示由本发明的实施方式的多个电阻结构体构成的合成电阻的布局的俯视图。
[0022]图10是表示由本发明的实施方式的多个电阻结构体构成的合成电阻的布局的俯视图。
[0023]图11 (a)和图11 (b)是本发明的实施方式的电阻结构体的俯视图。
[0024]附图符号说明:1~3...电阻结构体；10...半导体基板；11...η讲；12…接触部；13…第I绝缘膜；14...第2绝缘膜；21...第I电阻兀件；22...第2电阻兀件；23...第3电阻兀件；24...第4电阻兀件；31...第I布线；32...第2布线；33...第3布线；41~45...接触插通部件。
【具体实施方式】
[0025](第I实施方式 )
[0026]图1 (a)是表示本发明的第I实施方式的电阻结构体I的构成的俯视图，图1 (b)是沿图1 (a)中的Ib — Ib线的剖视图。
[0027]半导体基板10由具有P型导电型的硅衬底构成。在半导体基板10的内部的表层部设置有具有η型导电型的岛状的η阱11。η阱构成11本发明中的导电层。
[0028]在η阱11的内部的表层部设置有用于使η阱11和第I布线31接触的接触部12。接触部12例如是比η阱11杂质浓度高的η型区域。
[0029]第I绝缘膜13例如由Si02等绝缘体构成并形成为覆盖半导体基板10的表面。第I绝缘膜13形成为至少覆盖η阱11的形成区域。第I绝缘膜13介于第I电阻元件21和第2电阻元件22与η阱11之间，并将它们电绝缘。
[0030]第I电阻元件21和第2电阻元件22由多晶硅等电阻体构成，并被经由第I绝缘膜13而被设置在η阱11上。即，在俯视时，第I电阻元件21和第2电阻元件22被配置成收纳在η阱11的形成区域内。
[0031]第I电阻元件21和第2电阻元件22分别有着具有短边和长边的矩形形状。在本实施方式中，第I电阻元件21和第2电阻元件22的短边方向的长度(宽度尺寸W)彼此相等，此外，长边方向的长度(长度尺寸L)也彼此相等。换言之，第I电阻元件21和第2电阻元件22具有相同的形状和尺寸，因此，具有相同的电阻值。此外，一般而言，电阻元件的电阻值由宽度尺寸W与长度尺寸L之比所决定，然而，优选第I电阻元件21与第2电阻元件22在η阱11的形成区域的范围内形成为具有较大的面积。
[0032]第I电阻元件21和第2电阻元件22隔开规定间隔在它们的短边方向上并置。更具体而言，第I电阻元件21和第2电阻元件22被配置成第I电阻元件21的一个长边与第2电阻元件22的一个长边平行对置且各自的短边位于同一直线上。
[0033]第2绝缘膜14例如由Si02等绝缘体构成并覆盖第I电阻元件21和第2电阻元件22的表面。在第2绝缘膜14上设置有形成所希望的图案的例如，由铝(Al)等的导电体构成的第I布线31、第2布线32以及第3布线33。
[0034]第I布线31经由贯通第2绝缘膜14的接触插通部件41与第I电阻元件21的一端电连接。第I布线31还经由贯通第2绝缘膜14和第I绝缘膜13的接触插通部件42与形成在η阱11内的接触部12电连接。此外，如图1所示，通过将接触部12配置在第I电阻元件21与第I布线31连接侧的端部的附近的正下方，能够使得第I布线31的布局容易。
[0035]第2布线32经由贯通第2绝缘膜14的接触插通部件43与第2电阻元件22的一端电连接。第3布线33在其一端经由贯通第2绝缘膜14的接触插通部件44与第I电阻元件21的另一端电连接，并且在其另一端经由贯通第2绝缘膜14的接触插通部件45与第2电阻元件22的另一端电连接。即，第I电阻元件21和第2电阻元件22通过第3布线33而被串联连接，并作为一个电阻元件而发挥功能。
[0036]此外，接触插通部件41?45可以由与第I?第3布线31、32、33相同的材料(例如铝(Al))所构成，另外，也可以由第I?第3布线31、32、33不同的导电体(例如钨(W)等)构成。
[0037]另外，在本实施方式中，在与第I电阻元件21与第I布线31连接侧的端部相同侧的端部呈第2电阻元件22与第2布线32连接的构成，但也在与第I电阻元件21与第I布线31连接侧的端部相反侧的端部呈第2电阻元件22与第2布线32连接。然而，该情况下，第3布线33的长度变长，其结果为，布线电阻变大。
[0038]接下来，参照图2?图4对上述的本发明的第I实施方式的电阻结构体I的制造方法进行说明。
[0039]图2 (a)?图2 (C)、图3 (a)?图3 (C)以及图4 (a)?图4 (C)是表示电阻结构体I的制造方法的俯视图，图2 Cd)?图2 (f)、图3 Cd)?图3 Cf)以及图4 Cd)?图4 (f)分别是与图2 (a)?图2 (C)、图3 (a)?图3 (C)以及图4 (a)?图4 (C)对应的首1J视图。
[0040]首先，准备具有P型导电型的硅衬底亦即半导体基板10 (图2 (a)、图2 (d))。
[0041]接下来，在半导体基板10上形成光刻胶(未图示)并利用公知的光刻技术在与该光刻胶的η阱11的形成区域对应的位置形成开口部。接下来，经由该光刻胶掩模向半导体基板10的表面离子注入磷(P)等的η型杂质。之后，通过对半导体基板10实施热处理来使注入的磷(P)向半导体基板10的深度方向扩散。由此，在半导体基板10的表层部形成作为导电层的η阱11 (图2 (b)、图2 (e))。
[0042]接下来，在形成有η阱11的半导体基板10上形成光刻胶(未图示)并利用公知的光刻技术在与该光刻胶的接触部12的形成区域对应的位置形成开口部。接下来，经由该光刻胶掩模向半导体基板10的表面离子注入砷(As)等η型杂质。该离子注入是以比之前的η阱11的形成时高的剂量实施离子注入。由此，在η阱11内的表面形成高浓度的接触部12 (图 2 (C)、图 2 (f))0
[0043]此外，需要以从η阱11的端部到接触部12之间的距离不低于规定的设计基准值的方式来决定η阱11的尺寸和接触部12的配置。在本实施方式中，接触部12被配置成在第I电阻元件21和第2电阻元件22的短边方向上位于阱11的中央，以从η阱11的各端部到接触部12之间的距离分别成为满足设计基准值的值a的方式来决定η阱11的尺寸。因此，若将接触部12的上述短边方向上的尺寸设为b，则各电阻元件的短边方向上的η阱11的最小宽度尺寸X能够表示为X = 2a + b。这样，能够由接触部12的宽度b和设计基准值a来规定η讲11的最小的宽度尺寸X。
[0044]接下来，例如利用将硅烷(SiH4)气体和氧气(O2)作为材料气体使用的CVD (化学气相生长)来形成由覆盖半导体基板10的表面全体的SiO2构成的第I绝缘膜13 (图3 (a)、图3⑷)。
[0045]接下来，例如利用在氮气(N2)环境中使硅烷(SiH4)热分解来进行成膜的CVD来在第I绝缘膜13上形成多晶硅膜。接下来，通过使用公知的光刻技术来对该多晶硅膜进行图案化，从而形成具有彼此相同尺寸和相同形状的第I电阻元件21和第2电阻元件22。在俯视面观察，第I电阻元件21和第2电阻元件22被配置成在η阱11的形成区域内。另外，第I电阻元件21和第2电阻元件22被并列配置成彼此的长边平行对置(图3 (b)、图3 (e))。
[0046]接下来，例如利用将硅烷(SiH4)气体和氧气(O2)作为材料气体使用的CVD来形成由覆盖第I电阻元件21和第2电阻元件22的Si02构成的第2绝缘膜14 (图3 (C)、图3⑴)。
[0047]接下来，在第2绝缘膜14的表面形成具有规定开口图案的光刻胶掩模(未图示)，通过经由该光刻胶掩模对第I绝缘膜13和第2绝缘膜14实施干式蚀刻处理来形成从第2绝缘膜14的表面到达第I电阻元件21的两端、第2电阻元件22的两端以及接触部12的接触孔51?55 (图4 (a)、图4⑷)。
[0048]接下来，利用将六氟化钨(WF6)气体作为材料气体使用的CVD在第2绝缘膜14上使钨(W)堆积。此时，接触孔51?55的内部也充填有钨(W)。之后，利用CMP (化学机械式研磨)除去在第2绝缘膜14上堆积的钨(W)。由此，形成与第I电阻元件21电连接的接触插通部件41和44、与第2电阻元件22电连接的接触插通部件43和45、与接触部12电连接的接触插通部件42 (图4 (b)、图4 (e))。此外，可以在第2绝缘膜14上堆积钨(W)之前用TiN膜等覆盖接触孔51?55的内壁，以使接触插通部件41?45与第I绝缘膜13以及第2绝缘膜14之间的紧贴性提高。
[0049]接下来，利用溅射法等在第2绝缘膜14上堆积铝(Al)。之后，通过利用公知的光刻技术将该Al膜图案化来形成与接触插通部件41和42电连接的第I布线31、与接触插通部件43电连接的第2布线32、与接触插通部件44和45电连接的第3布线33 (图4 (C)、图4 (f))。通过经过以上的各工序，完成本实施方式的电阻结构体I。
[0050]在本实施方式的电阻结构体I中，考虑对第I布线31施加电位V1、对第2布线32施加电位V2的情况。若对第I布线31施加电位VI，则第I电阻元件21的一端经由接触插通部件41被施加电位VI。另一方面，若对第2布线32施加电位V2，则第2电阻元件22的一端经由接触插通部件43被施加电位V2。另外，η阱11经由接触插通部件42被施加电位VI。这样，由于第I布线31与第I电阻元件21和η阱11电连接，所以η阱11的电位与被施加于第I电阻元件21的电位的变化连动地变化。因此，第I电阻元件21与第I布线31的连接部与η阱11的电位差总是为零。
[0051]这样，根据本实施方式的电阻结构体1，由于在第I电阻元件21与第2电阻元件22的下方延伸的η阱11的电位与被施加于第I电阻元件21的电位的变化连动地变化，所以即使在被施加于第I布线31的电位Vl发生变化的情况下，也能够抑制给第I电阻元件21和第2电阻元件22带来电场影响的变化。由此，能够抑制第I电阻元件21和第2电阻兀件22的电阻值的变动。例如，若将本实施方式的电阻结构体I应用于被施加于第I布线31的电位Vl与被施加于第2布线32的电位V2之差总是大致恒定的电路，则能够使基于施加电位Vl和V2的变动而引起的第I电阻元件21和第2电阻元件22的电阻值的变动大致为零。
[0052]另外，根据本实施方式的电阻结构体1，第I电阻元件21与第2电阻元件22被规定了配置和尺寸以使得第I电阻元件21与第2电阻元件22在η阱11的形成区域内。SP，不存在第I电阻元件21和第2电阻元件22与半导体基板10邻接的区域。因此，与以往的具有电阻元件与半导体基板邻接的部分的结构相比，能够提高抑制由施加电位的变动而引起的电阻元件的电阻值的变动的效果。
[0053]图5 (a)是比较例的电阻结构体100的俯视图，图5 (b)是沿图5 (a)中的5b —5b线的剖视图。此外，在图5 (a)和图5 (b)中，对与本发明的第I实施方式的电阻结构体I相同的构成要素赋予相同的参照附图标记。
[0054]比较例的电阻结构体100的层叠结构与上述的本发明的第I实施方式的电阻结构体I相同。电阻结构体100在η阱11上设置的电阻元件为一个这点上与本发明的第I实施方式的电阻结构体I不同。换言之，比较例的电阻结构体100在与本发明的第I实施方式的电阻结构体I相同的层叠结构中由单一的电阻元件200得到所希望的电阻值。电阻元件200与第I电阻元件21和第2电阻元件22同样，被决定了尺寸和配置以使得电阻元件200在η阱11的形成区域内。
[0055]如上所述，电阻元件的电阻值由其宽度尺寸W与长度尺寸L之比决定，为了得到较大的电阻值需要增大L / W的值。然而，电阻元件的长度尺寸L被η阱11的大小限制。因此，如比较例的电阻结构体100那样，在电阻元件为单一构成的情况下，为了得到较大的电阻值必须减小电阻元件的宽度尺寸W。如上所述，由于电阻元件的电阻值的偏差与I /(LXW) 1/2成比例，所以若电阻元件的宽度尺寸W变小则电阻值的偏差变大。其结果为，相同结构的其他电阻元件之间的电阻比的精度下降。另外，根据本发明的发明人们的调查，已知若电阻元件的电阻值的偏差变大，则该电阻元件的温度系数的偏差也变大。即，若电阻元件的电阻值的偏差变大，则伴随温度变动的电阻比的变动幅度变大。这样，在η阱11上具有单一电阻元件200的电阻结构体100中，难以增大电阻元件200的面积，从而难以减小电阻值、电阻比的偏差。
[0056]另外，如上所述，η阱11的最小的宽度尺寸X由接触部12的宽度b和设计基准值a所规定。换言之，η阱11与电阻元件200的宽度尺寸W无关而形成为具有恒定的宽度尺寸。因此，在电阻元件200的短边方向的两侧延伸有较大的η阱11的形成区域。这样，在比较例的电阻结构体100中，电阻元件200未成为有效运用η阱11的形成区域的布局。
[0057]另一方面，在本发明的第I实施方式的电阻结构体I中，构成为通过将第I电阻元件21和第2电阻元件22串联连接的合成电阻得到所希望的电阻值。而且，彼此具有矩形形状的第I电阻元件21和第2电阻元件22在η阱11的形成区域上在短边方向上并置。通过这样布局第I电阻元件21和第2电阻元件22，能够使第I电阻元件21和第2电阻元件22各自的宽度尺寸W大于比较例的电阻元件200，能够使包括第I电阻元件21和第2电阻元件22的合成电阻元件全体的面积大于比较例的电阻元件200。这样，通过将设置在η阱11上的电阻元件分割为多个电阻元件，并将分割后的多个电阻元件在各自的短边方向上并置，能够成为有效运用η阱11的形成区域的布局。
[0058]因此，根据本发明的第I实施方式的电阻结构体1，能够不伴随η阱11的面积扩大而增大包括第I电阻元件21和第2电阻元件22的合成电阻元件全体的面积，由此，由能够使第I电阻元件21和第2电阻元件22构成的合成电阻元件的电阻值的偏差小于比较例的电阻元件200。其结果为，还能够抑制温度系数的偏差，能够提高与其他电阻元件之间的电阻比的精度。
[0059]此外，在本实施方式中，举例说明经由接触插通部件42将η阱11和第I布线31电连接的构成，但也可以是经由接触插通部件将η阱11和第2布线32电连接的构成。
[0060](第2实施方式)
[0061]图6 (a)是表示本发明的第2实施方式的电阻结构体2的构成的俯视图，图6 (b)是沿图6 (a)中的6b — 6b线的剖视图。此外，在图6中对与第I实施方式的电阻结构体I相同的构成要素赋予相同的参照附图标记。
[0062]图6 (b)所示本实施方式的电阻结构体2具有与上述的第I实施方式的电阻结构体I相同的层叠结构。另外，第I电阻元件21和第2电阻元件22的尺寸、形状以及配置与上述的第I实施方式的电阻结构体I相同。即，第I电阻元件21和第2电阻元件22分别有着具有短边和长边的矩形形状。在本实施方式中，第I电阻元件21的短边方向的长度(宽度尺寸W)与第2电阻元件22的宽度尺寸W彼此相等，且第I电阻元件21的长边方向的长度(长度尺寸L)与第2电阻元件22的长度尺寸L彼此相等。换言之，第I电阻元件21与第2电阻元件22具有相同的形状、尺寸以及相同的电阻值。另外，第I电阻元件21和第2电阻元件22隔开规定的间隔在它们的短边方向上并置。
[0063]第I布线31经由贯通第2绝缘膜14的接触插通部件41与第I电阻元件21的一端电连接。第2布线32经由贯通第2绝缘膜14的接触插通部件43与第2电阻元件22的一端电连接。第3布线33在其一端经由贯通第2绝缘膜14的接触插通部件44与第I电阻元件21的另一端电连接，并且在其另一端经由贯通第2绝缘膜14的接触插通部件45与第2电阻元件22的另一端电连接。即，第I电阻元件21与第2电阻元件22通过第3布线33串联连接并作为一个电阻元件而发挥功能。第3布线33还经由贯通第2绝缘膜14和第I绝缘膜13的接触插通部件42与形成在η阱11内的接触部12电连接。这样，在本实施方式的电阻结构体2中，η阱11被电连接在第I电阻元件21和第2电阻元件22的连接点。
[0064]在本实施方式的电阻结构体2中，考虑第I布线31被施加电位V1、第2布线32被施加电位V2的情况。若第I布线31被施加电位VI，则第I电阻元件21的一端经由接触插通部件41被施加电位VI。另一方面，若第2布线32被施加电位V2则第2电阻元件22的一端经由接触插通部件43被施加电位V2。由于第I电阻元件21的电阻值与第2电阻元件22的电阻值彼此相等，所以第3布线33的电位成为(VI +V2) / 2。由于η阱11经由接触插通部件42与第3布线33电连接，所以η阱11的电位成为(VI + V2) / 2。因此，第I电阻元件21与第3布线33的连接部与η阱11之间的电位差总是为零。另外，第I电阻元件21与第I布线31的连接部与η阱11之间的电位差总是为(VI — V2) / 2。同样地，第2电阻元件22与第3布线33的连接部与η阱11之间的电位差总是为零。另外，第2电阻元件22与第2布线32的连接部与η阱11之间的电位差总是为(VI — V2) / 2。
[0065]这样，根据本实施方式的电阻结构体2，由于η阱11被设定为施加于第I电阻元件21的电位Vl与施加于第2电阻元件22的电位V2的中间电位(VI + V2) / 2，所以能够使第I电阻元件21和第2电阻元件22与η阱11之间的电位差的最大值约为第I实施方式时的一半。由此，能够更加提高抑制由施加于第I电阻元件21和第2电阻元件22的电位Vl和V2的变动而引起的这些电阻元件的电阻值的变动的效果。
[0066]另外，根据本实施方式的电阻结构体2，能够与第I实施方式的电阻结构体I同样地、不伴随η阱11的面积的扩大而增大包括第I电阻元件21和第2电阻元件22的合成电阻元件全体的面积，由此，能够使该合成电阻元件的电阻值的偏差小于比较例的单一构成的电阻元件200。其结果为，还能够抑制温度系数的偏差，并且能够提高与其他电阻元件的电阻比的精度。
[0067](第3实施方式)
[0068]图7 (a)是表示本发明的第3实施方式的电阻结构体3的构成的俯视图，图7 (b)是沿图7 (a)中的7b - 7b线的剖视图。此外，在图7中，对与第1、第2实施方式的电阻结构体1、2相同的构成要素赋予相同的参照附图标记。
[0069]本实施方式的电阻结构体3在还包括在第I电阻元件21和第2电阻元件22的外侧以夹着这些电阻元件的方式设置的第3电阻元件23和第4电阻元件24这点上与上述的第2实施方式的电阻结构体2不同。
[0070]第3电阻元件23和第4电阻元件24由与第I电阻元件21和第2电阻元件22相同的多晶硅构成，并分别有着矩形形状。在本实施方式中，第3电阻元件23和第4电阻元件24的长边的长度(长度尺寸L)与第I电阻元件21和第2电阻元件22的长边的长度(长度尺寸L)相等。另一方面，能够使第3电阻元件23和第4电阻元件24的短边的长度(宽度尺寸W)小于第I电阻元件21和第2电阻元件22的短边的长度(宽度尺寸W)。
[0071]第3电阻元件23与第I电阻元件21邻接且被设置成其长边与第I电阻元件21的长边平行地对置。同样地，第4电阻元件24与第2电阻元件22邻接且被配置成其长边与第2电阻元件22的长边平行地对置。另外，第3电阻元件23与第I电阻元件21的间隔dl和第I电阻元件21与第2电阻元件22的间隔d2相等。另外，第4电阻元件24与第2电阻元件22的间隔d3和第I电阻元件21与第2电阻元件22的间隔d2相等。即，在本实施方式中，按照使dl = d2 = d3成立的方式决定各电阻元件间的间隔。另外，第3电阻元件23和第4电阻元件24未连接用于向它们施加电位的布线等。即，第3电阻元件23和第4电阻元件24是未作为电路元件发挥功能的所谓的虚设电阻元件。
[0072]以下，对具有上述构成的本实施方式的电阻结构体3的制造方法进行说明。此外，由于直到在第I绝缘膜13上形成构成第I?第4电阻元件21?24的多晶硅膜为止的工序与上述的第I实施方式相同，故参照图8对多晶硅膜的成膜以后的工序进行说明。图8是表示电阻结构体3的制造方法的图、是表示与图7 (b)相同的剖面的剖视图。
[0073]在形成第I绝缘膜13之后，例如利用在氮气(N2)环境中使硅烷(SiH4)气体热分解来进行成膜的CVD来在第I绝缘膜13上形成多晶硅膜20 (图8 (a))。[0074]接下来，通过在多晶硅膜20上形成抗蚀剂膜并对该抗蚀剂膜实施曝光和显影处理，从而实施图案化来形成光刻胶掩模50。即，形成有覆盖多晶娃膜20的表面的与第I电阻元件21的形成区域对应的第I区域Al、与第2电阻元件22的形成区域对应的第2区域A2、与第3电阻元件23的形成区域对应的第3区域A3以及与第4电阻元件24的形成区域对应的第4区域A4的光刻胶掩模50 (图8 (b))。
[0075]接下来，利用经由光刻胶掩模50的干式蚀刻处理对多晶硅膜20实施图案化(图8(c))。利用第2电阻元件22和第3电阻元件23限制了蚀刻离子对第I电阻元件21的长边侧的侧面的照射。由此，能够抑制长边侧的侧面的过度蚀刻，并能够提高宽度尺寸W的精度。同样地，利用第I电阻元件21和第4电阻元件24限制了蚀刻离子对第2电阻元件22的长边侧的侧面的照射。由此,能够抑制长边侧的侧面的过度蚀刻,并能够提高宽度尺寸W的精度。这样，通过在第I电阻元件21和第2电阻元件22的外侧邻接地设置虚设的电阻元件亦即第3电阻元件23和第4电阻元件24，能够提供第I电阻元件21和第2电阻元件22的长边侧的侧面的蚀刻的控制性。其结果为，能够提高第I电阻元件21和第2电阻元件22的图案化精度，由此能够提高电阻值的精度。另外，通过使第3电阻元件23与第I电阻元件21之间的间隔dl、第I电阻元件21与第2电阻元件22之间的间隔d2、第2电阻元件22与第4电阻元件24之间的间隔d3彼此相等，能够均衡地蚀刻第I电阻元件21和第2电阻元件22的长边侧的两侧面，并能够更加提高蚀刻控制性。以下的制造工序由于与上述的第I实施方式的电阻结构体I相同，故省略其说明。
[0076]这样，根据本实施方式的电阻结构体3，能够与第1、第2实施方式的电阻结构体1、2同样地、不伴随η阱11的面积的扩大而增大包括第I电阻元件21和第2电阻元件22的合成电阻元件全体的面积，由此，能够使该合成电阻元件的电阻值的偏差小于比较例的单一构成的电阻元件200。其结果为，还能够抑制温度系数的偏差，并能够提高与其他电阻元件的电阻比的精度。另外，根据本实施方式的电阻结构体3，由于在第I电阻元件21和第2电阻元件22的外侧以与它们邻接的方式设置了第3电阻元件23和第4电阻元件24，所以能够提高对第I电阻元件21和第2电阻元件22进行图案化时的蚀刻控制性，能够减小与这些电阻元件的电阻值的设计值的偏差量。
[0077]此外，在本实施方式中，例示了在上述的第2实施方式的电阻结构体2的构成追加第3电阻元件23和第4电阻元件24的情况，但还可以对第I实施方式的电阻结构体I的构成追加第3电阻元件23和第4电阻元件24。
[0078]图9和图10分别例示了组合具有与上述的第3实施方式的电阻结构体3相同的结构的多个电阻结构体而构成2个合成电阻时的布局的俯视图。
[0079]在图9所示的例中，6个电阻结构体3a?3f被配置成在沿第I电阻元件21和第2电阻元件22的配列方向排列成一列。在图9所示的例中，电阻结构体3a的第2布线32与电阻结构体3c的第I布线31电连接，电阻结构体3c的第2布线32与电阻结构体3e的第I布线31电连接。S卩，电阻结构体3a、3c、3e的电阻元件被串联连接而构成一个合成电阻Rl。同样地，电阻结构体3b的第2布线32与电阻结构体3d的第I布线31电连接，电阻结构体3d的第2布线32与电阻结构体3f的第I布线31电连接。S卩，电阻结构体3b、3d、3f的电阻元件被串联连接而构成一个合成电阻R2。合成电阻R1、合成电阻R2例如作为由它们的电阻值之比决定输出电压的半导体集成电路的一部分而被组入。此外，合成电阻Rl和合成电阻R2的电阻值可以彼此相同，也可以不同。
[0080]如上所述，根据本发明的实施方式的电阻结构体，由于能够抑制由第I电阻元件21和第2电阻元件22构成的合成电阻元件的电阻值的偏差和温度系数的偏差，所以能够抑制合成电阻Rl和合成电阻R2的电阻值和温度系数的偏差，因此，也能够抑制合成电阻Rl与R2的电阻比的偏差。
[0081]另外，构成合成电阻Rl的电阻结构体3a、3c、3e与构成合成电阻R2的电阻结构体3b、3d、3f被交替配置。例如，构成合成电阻R2的电阻结构体3b被配置在构成合成电阻Rl的电阻结构体3a与3c之间。另一方面，构成合成电阻Rl的电阻结构体3c被配置在构成合成电阻R2的电阻结构体3b与3d之间。可认为各电阻结构体的电阻值具备配置依存性。即，存在某电阻结构体与被设置在远离该电阻结构体的位置的其他电阻结构体具有不同电阻值的情况。通过将构成合成电阻Rl的电阻结构体3a、3c、3e与构成合成电阻R2的电阻结构体3b、3d、3f交替配置，从而能够吸收电阻值的配置依存性而将合成电阻Rl与合成电阻R2的电阻比保持恒定。
[0082]另一方面，在图10所示的例中，12个电阻结构体3a?31以3行4列的方式配列。在该例子中，属于第I列的电阻结构体3a?3c的电阻元件与属于第3列的电阻结构体3g?3i的电阻元件被串联连接而构成合成电阻R1，属于第2列的电阻结构体3d?3f的电阻元件与属于第4列的电阻结构体3j?31的电阻元件被串联连接而构成合成电阻R2。合成电阻Rl与合成电阻R2例如作为由它们的合成电阻R1、R2的电阻值之比决定的输出电压的半导体集成电路的一部分而被组入。
[0083]这样，通过将构成合成电阻Rl和R2的多个电阻结构体配置成矩阵状，从而存在与图9所示那样的直线布局相比更易于确保电阻结构体的配置空间这一优点。
[0084]另外，通过将构成合成电阻Rl的电阻结构体的列与构成合成电阻R2的电阻结构体的列交替配置，从而与图9的布局同样地能够吸收各电阻结构体的电阻值的配置依存性的影响，并能够将合成电阻Rl与R2的电阻比保持恒定。
[0085]此外，还能够将图9、图10所示的布局用于第1、第2实施方式的电阻结构体1、2。
[0086]另外，在上述的各实施方式中例示了在η阱11上形成第I电阻元件21和第2电阻元件22的情况，但也可以在η阱11上设置3个以上的电阻元件。
[0087]另外，在上述的各实施方式中，例示了将第I电阻元件21和第2电阻元件22形成为相同形状、相同尺寸，并具有相同的电阻值的情况，但也可以将第I电阻元件21和第2电阻元件22以彼此不同的形状、尺寸形成、具有彼此不同的电阻值。
[0088]另外，在上述的各实施方式中，例示了在P型半导体基板10上形成η阱11，并在η阱11上经由第I绝缘膜13形成第1、第2电阻元件21、22的情况，但能够适当地变更半导体基板和阱区域的导电型。另外，也可以使其成为在η阱11内进一步形成P阱的阱中阱(well in well)结构，并在该p阱上形成第I电阻元件21和第2电阻元件22。
[0089]另外，在上述的各实施方式中，例示了在η阱11内设置I个接触部12的情况，但也可以构成为在η阱11内设置多个接触部12，经由布线和接触插通部件对各接触部12施加相同的电位。通过这样从多个位置对η阱11施加电位能够使η阱11内的电位分布均匀。
[0090]另外，在上述的各实施方式中，使第I电阻元件21和第2电阻元件22的形状为矩形形状，但并不局限于此。第I电阻元件21和第2电阻元件22只要是能够确定全体长边方向的呈细长形状即可，例如可以如图11 (a)所示那样具有曲线部分。另外，也可以如图11 (b)所示那样具有凸部。
[0091]另外，在上述的各实施方式中，例示了使用CMOS工艺形成电阻结构体的情况，但也能够使用双极型。该情况下，作为导电层，能够使用外延层来代替上述的η阱11，并利用元件分离区域对其进行绝缘分离来实现。
[0092]另外，参照图2?图4对电阻结构体I的制造方法进行了说明，并非限定了所涉及的制造工序，能够适当地变更使用的材料、成膜方法以及工序顺序等。
【权利要求】
1.一种电阻结构体,其特征在于,包括: 导电层，其被设置于半导体基板的表层部； 第1电阻元件，其经由绝缘膜被设置在所述导电层上且具有长边和短边； 第2电阻元件，其经由所述绝缘膜被设置在所述导电层上且具有长边和短边，所述第2电阻元件被配置成该第2电阻元件的长边与所述第I电阻元件的长边对置； 第I布线，其与所述第I电阻元件的一端电连接； 第2布线，其与所述第2电阻元件的一端电连接； 第3布线，其将所述第I电阻元件的另一端和所述第2电阻元件的另一端电连接；以及连接部，其将所述第I布线、所述第2布线以及所述第3布线中的任意一个布线和所述导电层电连接。
2.根据权利要求1所述的电阻结构体，其特征在于， 还包括第3电阻元件和第4电阻元件，所述第3电阻元件和第4电阻元件具有长边和短边，且被设置成将所述第I电阻元件和所述第2电阻元件夹在中间， 所述第3电阻元件以该第3电阻元件的长边与所述第I电阻元件的长边对置的方式与所述第I电阻元件邻接而配置， 所述第4电阻元件以该第4电阻元件的长边与所述第2电阻元件的长边对置的方式与所述第2电阻元件邻接而配置。
3.根据权利要求2所述的电阻结构体，其特征在于， 所述第3电阻元件与所述第I电阻元件之间的间隔和所述第4电阻元件与所述第2电阻元件之间的间隔与所述第I电阻元件与所述第2电阻元件之间的间隔相同。
4.根据权利要求2或者3所述的电阻结构体，其特征在于， 所述第3电阻元件和所述第4电阻元件与其他部分非电连接。
5.根据权利要求1~4中的任意一项所述的电阻结构体，其特征在于， 所述第I电阻元件与所述第2电阻元件具有相同形状和尺寸。
6.一种集成电路，其特征在于，是包括多个权利要求1~5中的任意一项所述的电阻结构体的集成电路， 包括分别将由所述第I电阻元件和所述第2电阻元件构成的合成电阻元件串联连接而构成的第I合成电阻和第2合成电阻。
7.根据权利要求6所述的集成电路，其特征在于， 构成所述第I合成电阻的电阻结构体和构成所述第2合成电阻的电阻结构体被交替配置。
8.—种电阻结构体的制造方法，其特征在于，包括: 在半导体基板的表层部形成导电层的工序； 在所述导电层上形成绝缘膜的工序； 在所述绝缘膜上形成具有长边和短边的第I电阻元件的工序； 在所述绝缘膜上形成具有长边和短边的第2电阻元件的工序，所述第2电阻元件的长边与所述第I电阻元件的长边对置； 形成与所述第I电阻元件的一端电连接的第I布线的工序； 形成与所述第2电阻元件的一端电连接的第2布线的工序；形成将所述第I电阻元件的另一端和所述第2电阻元件的另一端电连接的第3布线的工序；以及 形成将所述第I布线、所述第2布线以及所述第3布线中的任意一个和所述导电层电连接的连接部的工序。
9.根据权利要求8所述的制造方法，其特征在于，包括: 形成所述第I电阻元件和所述第2电阻元件的工序； 在所述绝缘膜上对构成所述第I电阻元件和所述第2电阻元件的电阻体进行成膜的工序; 形成覆盖所述电阻体的表面的与所述第I电阻元件的形成区域对应的第I区域、与所述第2电阻元件的形成区域对应的第2区域、与所述第I区域隔开规定间隔而邻接的第3区域以及与所述第2区域隔开规定间隔而邻接的第4区域的光刻胶掩模的工序；以及经由所述光刻胶掩模来对所述电阻体进行蚀刻的工序。
10.根据权利要求9所述的制造方法，其特征在于， 所述光刻胶掩模的覆盖所述第3区域的部分与覆盖所述第I区域的部分的间隔、所述光刻胶掩模的覆盖所述第I区域的部分与覆盖所述第2区域的部分的间隔以及所述光刻胶掩模的覆盖所述第2区域的`部分与覆盖所述第4区域的部分的间隔彼此相等。
【文档编号】H01L21/02GK103633072SQ201310367349
【公开日】2014年3月12日 申请日期:2013年8月21日 优先权日:2012年8月21日
【发明者】大竹久雄 申请人:拉碧斯半导体株式会社