后端金属层中的集成电阻式存储器的制造方法
【专利说明】后端金属层中的集成电阻式存储器
[0001]本申请主张第61 /98 7，415号美国临时专利申请案的权益，其名称为铜后端金属层中集成电阻式存储器的制造方法和结构(METHOD AND STRUCTURE OF INTEGATINGRESISTIVE MEMORY IN COPPER BACKEND METAL LAYERS)并提交于 2014 年 5 月 I 日，于此将其各自分别完整内容并入本文且于各方面做为参考。
技术领域
[0002]一般来说，本发明涉及电子存储器，例如，本发明描述在存储器器件的铜后端金属层之间具有可缩放电阻式存储器结构的存储器器件。
【背景技术】
[0003]在集成电路技术领域内的最近革新是双端存储器。双端存储器对比于，例如，栅控制存储器，其中该栅控制存储器的两个端子之间的导电性是由称为栅极端子的第三端子所介导。双端存储器器件在功能上以及结构上都可不同于三端器件。例如，一些双端器件可以建构在一对导电接点之间，而不是具有邻近于一组导电端子的第三端子。不同于通过施加到所述第三端子的刺激而被操作，双端存储器器件可以藉由施加刺激到该对导电接点的一者或两者而控制。本申请的发明人更进一步了解到双端存储器技术的多样性，例如相变存储器、磁阻存储器、等等。
[0004]电阻式存储器是个预计会有良好物理特性的双端存储器。虽然大部分的电阻式存储器技术正处于发展阶段，电阻式存储器器件以及其制造的各种技术概念已经被发明人所演示，并且处于一个或多个证明或反驳相关理论的验证阶段。即便如此，电阻式存储器技术相较于竞争技术仍可在半导体电子产业保持实质的优势。
[0005]由于电阻式存储器技术的模型已经进行过试验并已得到结果，从该结果可推测到其中电阻式存储器取代传统存储器的存储器器件。例如，发明人已经进行了涉及存储器阵列的软件模型的研究，其中该存储器阵列包括电阻式存储器以代替互补金属氧化物半导体(CMOS)的NAND或NOR存储器。软件预测表明双端存储器阵列可以提供用于电子设备的显着益处，其包括减少的功耗、更高的存储器密度、先进的技术节点、或改良的性能等等。
[0006]鉴于上述情况，发明人致力于发现双端子存储器可以提供电子器件实际益处的应用。
【发明内容】
[0007]以下呈现本发明的简要概述以提供本发明一些面向的基本理解。此概述不是本发明的详尽概况。其既不旨在标识说明书的关键或重要元素，也不在于描绘本说明书中，或在权利要求的任何范围中的任何特定实施例的范围。其目的在于以简化形式呈现本说明书的一些概念，作为呈现本公开更详细描述的前言。
[0008]在一个或多个实施例中，本申请提供了一种具有电阻式切换存储器集成在存储器件的后端层内的存储器器件。在多种实施例中，该电阻式切换存储器可以是嵌入式存储器，例如高速缓存、随机存取存储器等。在其他实施例中，电阻性存储器可利用至少一个镶嵌工艺而在存储器器件的后端金属铜层之间来制造。在一些实施例中，电阻式存储器可以部份地使用镶嵌工艺以及部份地使用负蚀刻处理(例如，光阻掩模和蚀刻工艺)而制造。例如，在一些实施例中，制造电阻式存储器使用不超过四个光阻掩模。在至少一个实施例中，制造电阻式存储器可以使用不超过两个光阻掩模。
[0009]在其他的实施例中，本申请提供了一种具有电阻式存储器阵列的存储器器件，该电阻式存储器阵列嵌入在存储器器件的后端铜金属化结构中。此外，可以在不改变或不实质上改变铜金属化结构的层间电介质厚度的情况下提供电阻式存储器阵列。因此，电阻式存储器可以被嵌入在存储器器件内，同时保持电气模型与存储器器件的前端组件相关联。
[0010]在一个或多个其它实施例中，电阻式存储器可以嵌入至存储器器件的后端铜金属层之间。
[0011]此外，电阻式存储器可以多层方式来制造，该多层包括具有第一横向尺寸(例如，宽度、直径等)的第一层子集。此外，电阻式存储器可以包括具有第二横向尺寸的第二层子集，该第二横向尺寸大于涵盖或实质上涵盖该第一层子集的第一横向尺寸。在至少一个实施例中，可至少部份使用镶嵌工艺形成第一层子集，如此可沿第一层子集的侧壁减轻泄漏路径。此外，可以用负蚀刻工艺形成第二层子集来降低制造嵌入电阻式存储器的成本。
[0012]在其他实施例中，本申请提供一种存储器器件。该存储器器件可包括衬底，其包括至少部份形成在所述衬底内的一个或多个电子器件；介电层，其位于该衬底上方；以及通孔结构，其于该介电层内加衬有扩散减缓层并且填充有铜金属，其中，所述通孔结构通过移除该介电层的一部分而形成。此外，存储器器件可以包括阻挡层，其形成在该介电层和该通孔结构上方，并且所述阻挡层减轻铜材料扩散进入或穿过所述阻挡层；以及第二通孔结构，其形成在该阻挡层内并且暴露出该通孔结构中的铜金属的顶表面。在一个或多个实施例中，存储器器件还可以包括导电插塞，其经由镶嵌工艺形成在该第二通孔结构内并与该铜金属的顶表面电接触。在另一个实施例中，存储器器件可包括存储器单元堆栈，其沉积在该阻挡层上方以及在该第二通孔结构内的导电插塞上方，其中，所述存储器单元堆栈被图案化及蚀刻以形成在该通孔结构上方的分立双端子存储器器件，并使该导电插塞作为该分立双端子存储器器件的底部端子。
[0013]在本申请的其他实施例中，提供了一种用于形成电阻式存储器单元的方法。该方法可以包括提供半导体衬底，该半导体衬底具有复数个互补金属氧化物半导体器件形成其上，并且具有复数个暴露的铜导体接触区域；以及形成阻挡层在该半导体衬底和该铜导体接触区域上方。该方法可以进一步包括形成复数个底部电极在该阻挡层内，该底部电极与该铜导体接触区域的至少一个子集的相应的每一个电接触；以及设置一组电阻式存储器单元层在该阻挡层上方，其可另外包括:设置电阻式切换材料在所述复数个底部电极上方并与其电接触，以及设置主动金属材料在所述电阻式切换材料上方并与其电接触。除了上述之外，该方法可以包括设置蚀刻停止层，该蚀刻停止层包含在该主动金属材料的部分上方的分立蚀刻停止区段；以及蚀刻位于该分立蚀刻停止区段之间的该组电阻式存储单元层，以形成复数个电阻式存储器结构。此外，该方法可以包括将第一电介质层沉积在该复数个电阻式存储器结构上方及之间，并蚀刻该第一介电层，以暴露该复数个电阻式存储器结构的蚀刻停止层。此外，该方法可以包括将第二介电层沉积在该第一介电层的至少一部分上方以及在该复数个电阻式存储器结构的蚀刻停止层上方，以及在该第二介电层的分立掩模部分上方形成并图案化掩模层。接着，该方法可以包括响应于所述掩模层，蚀刻该第二介电层的至少一部分，以形成复数个接触通孔，其分别暴露出所述复数个电阻式存储器结构的分立蚀刻停止区段的至少一部分；以及在该复数个接触通孔内将铜金属层形成在所述复数个电阻式存储器结构的分立蚀刻停止区段的部分上方并与其个别电接触。。
[0014]在一个或多个本发明的其它实施例中，提供种形成包含嵌入电阻式存储器的器件的方法。该方法可以包括提供衬底，该衬底具有复数个CMOS器件形成其上，并形成第一铜金属层在该衬底上方，该第一铜金属层包括复数个铜接触垫。此外，该方法可以包括形成复数个电阻式存储器器件在该衬底的表面区域部分上方并在该表面区域部份内与该复数个铜接触垫的相对应子集的相应的一个接触，其中，形成该复数个电阻式存储器器件是藉由使用两个、三个或四个光阻掩模层，并且进一步其中，该复数个电阻式存储器器件包括一组第一存储器接触区域的相应的一个。此外，该方法可以包括形成第二铜金属层在该复数个电阻式存储器器件上方并与该组第一存储器接触区域电接触。
[0015]在至少一个附加的实施例中，本申请提供了一种包含电阻式存储器单元的器件。该器件可包括半导体衬底，该半导体衬底具有复数个CMOS器件形成其上，并且具有复数个暴露的铜导体接触区域。此外，该器件可以包括复数个底部电极，该底部电极在该阻挡层内并与该铜导体接触区域的至少一个子集的相应的每一个电接触。此外，该器件可以包括第一电介质层，其设置在该阻挡层上方；以及电阻式存储器堆栈，其设置在该第一介电层内，并设置在该复数个底部电极上方并与其电接触。该电阻式存储器单元堆栈可以包括电阻式切换材料，其设置在所述复数个底部电极上方并与其电接触；以及主动金属材料，其设置在所述电阻式切换材料上方并与其电接触。除了上述之外，该器件可包括蚀刻停止层，其设置在该第一介电层内，并设置在该主动金属材料上方并与其电接触；以及第二介电层，其设置在该第一介电层上方，其中，该第二介电层包含暴露该蚀刻停止层的至少一部分的接触垫通孔。更进一步地，该器件可包括铜金属，其设置在该接触垫通孔内，并设置在该蚀刻停止层的部份上方并与其电接触。
[0016]下列的描述和附图阐述本说明书的某些示例面向。然而，这些方面仅表示本说明书中的原理可被采用的各种方式中的一部分。由以下的详细说明配合参考附图，本发明的其他优点和新颖特征将变得清楚明白。
【附图说明】
[0017]本发明的各个面向或特征是参考附图而加以描述，其中相似参考符号在全文中将被用来意指相似元件。在本说明书中，许多特定细节被阐述以便提供本发明的完全理解。然而，应该明白的是，题述发明的某些面向可以不用这些具体细节或利用其它方法、组件、材料等情况下而实施。在其他实例中，公知的结构和器件是以方块图的形式显示，以帮助描述题述发明。
[0018]图1描绘根据本发明的实施例的具有嵌入铜后端层的电阻式存储器的示例器件的不意图；
[0019]图2A和图2B描绘根据本发明的其他实施例的用来形成通孔在后端铜导体上方的示例工艺的示意图；
[0020]图3A和图3B描绘根据本发明的其他实施例的用来以镶嵌工艺形成双端存储器的导电电极的示例处理的示意图；
[0021]图4A和图4B描绘根据本发明的实施例的用来制造分立存储器结构在导电电极上方的示例处理的示意图；
[0022]图5描绘根据本发明的其他实施例的用于分立存储器结构上方的后端处理的示例介电层的示意图；
[0023]图6A和图6B描绘示例化学机械研磨(CMP)工艺和形成额外的介电层的示意图；
[0024]图7描绘在远离嵌入式存储器的器件区域中形成垂直通孔的范例负蚀刻工艺的示意图；
[0025]图8说明根据本发明的一个或多个实施例中，在邻近垂直通孔处形成接触通孔的示例负蚀刻工艺的示意图；
[0026]图9说明根据本发明的一个或多个实施例中，在通孔区域上方进行范例扩散减缓内衬沉积的不意图；
[0027]图10描绘根据本发明的其他实施例的用来形成金属层在嵌入电阻式存储器上方的示例铜填充工艺的示意图；
[0028]图11和12说明根据本发明的一个或多个实施例，用于制造嵌入式存储器的示例方法的流程图；
[0029]图13描绘在本发明的其他实施例中，用来制造具有嵌入式存储器的存储器器件的范例方法的流程图；
[0030]图14说明在本发明的实施例中，用来在存储器器件的后端铜金属层之间制造存储器的示例方法的流程图；
[0031]图15描绘根据本发明的实施例，用于存储器的示例操作及控制环境的方块图；
[0032]图16说明可以结合多种实施例来实现的示例计算环境的方块图。
【具体实施方式】
[0033]本公开的实施例系用于提供包括一个或多个制造于电子芯片的后端制程(back-end-of-line, BEoL)金属层之间的双端存储器的数组的存储器器件。在一些实施例中，该等BEoL金属层可包括铜金属层。后端制程制造通常系指集成电路制程的二次加工，于该集成电路制程中，形成于集成电路基板之中或之上的电子组件(例如晶体管、电容、电阻等)系被连接至用于集成电路的布线概略(wiring schematic)的布线层。该布线层系可用于互连该等电子组件的子集、连接组件至接触点、用于芯片外链接的接合点或类似者。该布线层可包括水平线、垂直互联、接触垫等等以利于组件的互连。
[0034]铜后端金属化可施加显着的限制在用于集成电路生产的线工艺(line process)的后端。这些限制是由于多种原因，包括铜本身的物理特性、与之兼容的材料、和相对低的软化温度(softening temperature)。铜往往具有相对高的扩散性(如原子的迀移率)且也可与一般的半导体材料行化学反应。举例而言，铜可有害地影响常用于半导体闸极绝缘体、介电层等等氧化物半导体材料。因此，在一些公开的实施例中，铜金属系可以扩散减缓材料(diffus1n mitigat1n mateiral)衬住，以缓和或避免铜原子扩散至器件各处。同样地，因为铜往往是可化学反应的，一些可与铝或银化学兼容的材料未必可与铜兼容。此外，铜具有相对低的