专利名称：有源端接电路以及控制外部集成电路端子的阻抗的方法
技术领域：
本发明涉及集成电路，并且更具体地，涉及用于有效地控制外部可接入的集成电路端子的输入阻抗的方法及电路。
背景技术：
集成电路通过各种设计的外部可接入的集成电路端子来接收信号。在某些集成电路中，输入端子之输入阻抗的大小并不关键。在其它集成电路中，尤其是高速工作的存储设备，必须控制至少一些输入端子的输入阻抗，以获得最佳性能。
图1显示了能够优选地使用根据本发明的一个或多个有源端接电路实施例的常规存储设备。图1所示的存储设备是一同步动态随机存取存储器(“SDRAM”)10，虽然有源端接电路也可以用于其它存储设备以及其它集成电路中。SDRAM 10包括地址寄存器12，其通过地址输入缓冲器16接收地址总线14上的行地址或列地址。地址总线14通常耦合于存储控制器(未示出)。通常，行地址最初由地址寄存器12接收，并被加到行地址复用器18上。根据构成部分行地址的存储地址位的状态，行地址复用器18将行地址耦合到与两个存储体20、22中的任何一个相关的多个元件上。与存储体20、22的每个相关的是各自的行地址锁存器26，其存储行地址，以及行解码器28，其根据存储的行地址把各种信号加到各自的存储体20或22上。行地址复用器18还把行地址耦合到行地址锁存器26上，以更新存储体20、22中的存储单元。由更新计数器30生成行地址，用于更新目的，更新计数器30受更新控制器32的控制。
在已经将行地址加到地址寄存器12上并将其存入行地址锁存器26其中之一后，把列地址加到地址寄存器12上。地址寄存器12将列地址耦合到列地址锁存器40上。根据SDRAM 10的操作模式，将列地址或者通过脉冲串计数器42耦合到列地址缓冲器44上，或者耦合到脉冲串计数器42上，脉冲串计数器42从由地址寄存器12输出的列地址开始，将一列地址序列加到列地址缓冲器44上。在任一种情况中，列地址缓冲器44都向列解码器48提供一列地址，列解码器48把各种列信号加到用于各个存储体20、22的各个检测放大器以及相关的列电路50、52上。
将从存储体20、22之一读出的数据分别耦合到用于存储体20、22其中之一的列电路50、52上。然后将该数据耦合到数据输出寄存器56上，数据输出寄存器56通过数据输入缓冲器59和数据输出缓冲器60把该数据加到数据总线58上。将要写入存储体20、22之一的数据通过数据输入寄存器62从数据总线58耦合到列电路50、52上，然后分别通过列电路50、52内的字线驱动器电路，将该数据传送给存储体20、22其中一个。可以使用屏蔽寄存器64来选择性地改变流入和流出列电路50、52的数据，例如通过选择性地屏蔽要从存储体20、22读出的数据。
由命令解码器68响应于在控制总线70上接收的、并通过命令输入缓冲器72耦合到命令解码器上的高电平命令信号来控制上述SDRAM10的工作。通常由存储控制器(未在图1示出)生成的这些高电平命令信号是时钟启动信号CKE*、时钟信号CLK、片选信号CS*、写启动信号WE*、列地址选通信号CAS*、以及行地址选通信号RAS*，“*”指明该信号为低电平有效或求反。命令解码器68响应高电平命令信号而生成命令信号序列，以完成每个高电平命令信号所指定的功能(例如，读或写)。这些命令信号，以及它们完成其各自功能的方式都是常规的。因此，为了简洁起见，将省略对这些控制信号的进一步解释。
每个输入缓冲器16、59、72都包括一各自的端接电路90，端接电路90与各自的外部可接入输入端子耦合，并且确定输入缓冲器的输入阻抗。常规的端接电路90包括，例如电阻器以及被偏置到接通状态的NMOS和PMOS晶体管。在过去，难于有效地控制输入端子的输入阻抗。由晶体管和其它元件提供的电阻能够随着处理过程的变化以及工作温度而改变，从而使得难于精确地控制输入阻抗。通过在制造商使用熔线(fusible links)等等期间改变电路构形能够在一定程度上补偿处理过程的变化。然而，用这种方式来补偿处理过程的变化会增加包含在端接电路内的元件数量，并可能增加制造步骤的数量。此外，对处理过程的变化的补偿并不补偿温度的变化。因此，输入阻抗能够随温度的改变而变化。使用PMOS或NMOS晶体管的常规端接电路的另一个问题是，晶体管的有效阻抗随源漏电压而变化，因此使得晶体管的阻抗对电源电压的变化很敏感。
一种相对复杂的电路(未示出)能够用来实现精确控制输入阻抗的有源端接电路90。然而，为常规集成电路(诸如SDRAM 10)的多个输入端子的每一个提供一相对复杂的端接电路90会大大增加集成电路内的电路数量。
因此，需要一种使用相对少的电路并且尽管处理、温度和电源电压有变化还能够精确控制输入端子的输入阻抗的电路及方法。
发明概述一种控制诸如存储设备的集成电路内的多个外部可接入输入端子的输入阻抗的有源端接电路及方法。每个外部可接入输入端子都耦合于各自的第一可变阻抗器件以及各自的第二可变阻抗器件。利用适合的手段将第一可变阻抗器件其中之一的阻抗与第一预定阻抗进行比较，例如通过从第一可变阻抗器件与第一预定阻抗构成的分压器中产生一反馈信号。类似地，利用适合的手段将第二可变阻抗器件其中之一的阻抗与第二预定阻抗进行比较，例如通过从第二可变阻抗器件与第二预定阻抗构成的分压器中产生一反馈信号。基于这些比较，所有第一可变阻抗器件的阻抗以及所有第二可变阻抗器件的阻抗都被进行调整。更准确地说，所有第一可变阻抗器件的阻抗都被调整，使得它们与第一预定阻抗具有预定的关系，所有第二可变阻抗器件的阻抗都被调整，使得它们与第二预定阻抗具有预定的关系。每个可变阻抗都可以是一不断变化的阻抗器件、选择性地彼此并联耦合的多个固定阻抗器件、或某些其它的可变阻抗器件。
附图的简要说明图1是常规SDRAM集成电路的方框图，其具有耦合于各个输入端子用于控制输入端子的输入阻抗的端接电路。
图2是本发明一实施例的端接电路的示意图，该端接电路可用于图1的SDRAM或其它集成电路。
图3是表示响应于电源电压的电平变化在图2的端接电路内的各种节点上的电压的波形图。
图4是本发明另一实施例的端接电路的示意图，该端接电路可用于图1的SDRAM或其它集成电路。
图5是使用含有图2或图3的有源端接电路的图1的存储设备的计算机系统的方框图。
本发明的详细说明图2示出了有源端接电路100的一个实施例。有源端接电路100是一模拟电路，包括PMOS晶体管102a-n以及NMOS晶体管104a-n，它们耦合于例如图1的SDRAM 10的集成电路的多个输入端子108a-n中相应的一个。所有PMOS晶体管102a-n的栅极都彼此耦合并耦合于控制电路110的第一输出，其提供第一输出电压VO1。类似地，所有NMOS晶体管104a-n的栅极都彼此耦合并耦合于控制电路110的第二输出，其提供第二输出电压VO2。通过对于每个输入端子108a-n只使用两个晶体管102a-n、104a-n，并使用单一的控制电路110来对所有晶体管102a-n、104a-n提供信号，只需要用相对少的电路来控制所有输入端子108a-n的输入阻抗。在此方式中，输出电压VO1和VO2被调整，以保持在输入端子108a-n上的恒定输入阻抗而不管处理过程的变化以及温度和电源电压Vcc的变化，下面将和控制电路110的说明一起来解释这一方式。
控制电路110包括差动放大器112，其由一对NMOS输入晶体管120、122，一对耦合作为电流反射镜的PMOS负载晶体管126、128，以及共同牵拉流过输入晶体管120、122的恒定电流的NMOS晶体管130构成。差动放大器112的输出耦合到PMOS晶体管134的栅极并进而耦合到缓冲器136的输入上。缓冲器136的输出耦合到各个PMOS晶体管102a-n的栅极上，如先前已解释的那样。
PMOS晶体管134与电源电压Vcc和地之间的电阻器138串联连接。PMOS晶体管134和电阻器138构成产生反馈电压VF的分压器，反馈电压VF加到输入晶体管122的栅极上。另一输入晶体管120的栅极耦合于参考电压VREF，该参考电压VREF可以是电源电压Vcc的二分之一，但是也可以具有其它值。
控制电路110还包括第二差动放大器142，其使用与差动放大器112同样的并按照相同方式工作的元件，并且具有相同的参考数字。差动放大器142的第一输出耦合于NMOS晶体管144的栅极并进而耦合到缓冲器146的输入上。缓冲器146的输出耦合到各个NMOS晶体管104a-n的栅极上，同样如先前已解释的那样。
NMOS晶体管144与电源电压Vcc和地之间的电阻器148串联连接，以构成分压器。由分压器产生的反馈电压VF耦合于差动放大器142内的输入晶体管122的栅极。差动放大器142的另一输入晶体管120的栅极耦合于参考电压VREF。然而要注意，构成第一分压器的PMOS晶体管134和电阻器138的顺序与构成第二分压器的NMOS晶体管144和电阻器148的顺序相反。结果，第一输出电压VO1随着PMOS晶体管134的阻抗增大而减小，而第二输出电压VO2随着NMOS晶体管144的阻抗增大而增大。
在工作中，差动放大器112调整输出电压VO1，以使PMOS晶体管134具有引起反馈电压VF等于参考电压VREF的电阻。如果参考电压VREF等于电源电压VCC的二分之一，则PMOS晶体管134的阻抗将等于电阻器138的电阻。PMOS晶体管134的阻抗的增大引起反馈电压VF减小，这将引起差动放大器112减小输出电压VO1。耦合于PMOS晶体管134的栅极的降低的输出电压VO1减小了PMOS晶体管134的阻抗，使得反馈电压VF的大小又等于参考电压VREF的大小。
差动放大器142基本上按同样的方式工作，以保持NMOS晶体管144的阻抗等于电阻器148的电阻。更准确地说，NMOS晶体管144阻抗的任何减小都引起反馈电压VF值的减小。差动放大器142通过减小输出电压VO2而响应减小的反馈电压VF，这使NMOS晶体管144的阻抗增大直到反馈电压VF的大小再次等于参考电压VREF的大小。
尽管已经相对于等于电源电压VCC的二分之一大小的参考电压VREF的大小解释了控制电路110，但是应当理解，参考电压与电源电压的大小可以具有其它的关系。例如，如果参考电压VREF的大小等于电源电压VCC的三分之二，则PMOS晶体管的阻抗将是电阻器138的电阻的二分之一，以及NMOS晶体管144的阻抗将是电阻器148的电阻的二分之一。只要电阻器138、148的电阻彼此相等，PMOS晶体管134的阻抗就仍将等于NMOS晶体管144的阻抗。
尽管PMOS晶体管102a-n和NMOS晶体管104a-n的电特性会随着处理过程的变化、温度以及电源电压而改变，但是期待PMOS晶体管134和NMOS晶体管144的同样的电特性能够按基本上相同的方式随处理过程的变化而改变。因此，有源端接电路100将基本上对处理过程、温度和电源电压的变化不敏感。
参照图3A-G，现在解释有源端接电路100对电源电压VCC的变化不敏感的这种方式。当如图3A所示电源电压VCC为1.6伏，并且如图3B所示参考电压VREF为VCC的二分之一或0.8伏时，如图3C所示，反馈电压VF也为VCC的二分之一或0.8伏。在这种情况中，如图3D所示，将由差动放大器112将输出电压VO1调整到1.24伏，该电压是使PMOS晶体管134的阻抗等于电阻器138的电阻所需的电压。以类似的方式，如图3E所示，差动放大器142将产生0.38伏的电压VO2，该电压是使NMOS晶体管144的阻抗等于电阻器148的电阻所需的电压。PMOS晶体管102的阻抗则将大约等于NMOS晶体管104的阻抗，以便输入端子108上的电压VOUT将大约等于VCC的二分之一或0.8伏。如图3F所示，在一个实施例中，该电压为0.808伏。最后，如图3G所示，通过PMOS晶体管102与各自的NMOS晶体管104的每个串联组合的电流IO将是2.66毫安。
每个PMOS晶体管102与每个NMOS晶体管104的阻抗等于跨接在每个晶体管102、104上的电压除以流过晶体管102、104的电流。对于PMOS晶体管102，跨接在晶体管102上的电压为0.792伏，这样PMOS晶体管102的阻抗能够用0.792伏与2.66毫安之比计算为298欧姆。按照类似的方式，NMOS晶体管104的阻抗能够计算为跨接在晶体管104上的电压0.808伏与流过晶体管104的电流2.66毫安之比，或是304欧姆。这样，输入端子108的输入阻抗将是两个晶体管102、104并联的阻抗，或基本上为150欧姆。
如果如图3A所示，电源电压VCC增大到1.8伏，则参考电压和反馈电压将相应地增大，这样差动放大器112就将产生等于1.29伏的输出电压VO1，以及差动放大器142将产生等于0.54伏的输出电压VO2，分别如图3D和3E所示。尽管加到PMOS晶体管134的栅极上的电压从1.24伏增大到1.29伏，即增加了0.05伏，但是电源电压VCC已经更大程度地增大，即从1.6伏增大到1.8伏，或是增大0.2伏。结果，PMOS晶体管134的栅源电压增大了0.15伏，即比0.2伏少0.05伏。该增大的栅源电压将流过晶体管134的电流增大到3毫安，如图3G所示。然而，因为输入端子108上的电压已经增大到0.906伏，如图3F所示，所以跨接在PMOS晶体管134上的电压已经增大到0.894伏。PMOS晶体管102的阻抗就能够用0.894伏与3毫安之比计算为298欧姆，该阻抗与先前对于1.6伏的电源电压VCC计算出的阻抗相同。类似地，每个NMOS晶体管104的阻抗能够用跨接在晶体管104上的0.906伏电压与流过晶体管104的电流3毫安之比计算为302欧姆，该阻抗基本上与对于1.6伏的电源电压VCC计算出的阻抗304欧姆相同。
如果如图3A所示电源电压VCC增大到2伏，则能够按照与上述相同的方式计算出每个PMOS晶体管102的阻抗为299欧姆，即跨接在晶体管102上的1伏除以3.34毫安。能够按照与上述相同的方式计算出每个NMOS晶体管104的阻抗也为299欧姆，即跨接在晶体管104上的1伏除以3.34毫安。因此，可以看出，每个输入端子108上的输入阻抗基本上对电源电压VCC的变化不敏感。
图4示出有源端接电路200的另一个实施例。与图2的模拟有源端接电路100不同，图4的有源端接电路是数字电路。每个输入端子8a-n耦合到一组彼此并联耦合的PMOS晶体管204a-n的漏极上，并耦合到一组彼此并联耦合的NMOS晶体管208a-n的漏极上。PMOS晶体管204a-n的源极耦合于电源电压VCC，而NMOS晶体管208a-n的源极接地。PMOS晶体管204a-n的栅极耦合于第一控制电路210，而NMOS晶体管208a-n的栅极耦合于第二控制电路216。
在工作中，每个输入端子8a-n上的电压由相对于NMOS晶体管208a-n并联组合之阻抗的PMOS晶体管204a-n并联组合之阻抗来确定。为每个输入端子8a-n提供一组PMOS晶体管204a-n与一组NMOS晶体管208a-n。输入端子8a-n上的输入阻抗由彼此并联的PMOS晶体管204a-n的并联组合与NMOS晶体管208a-n的并联组合来确定。如下面详细解释的，第一控制电路210选择性地接通多个PMOS晶体管204a-n，第二控制电路216选择性地接通多个NMOS晶体管208a-n，以使PMOS晶体管204a-n的并联组合的阻抗以及NMOS晶体管208a-n的并联组合的阻抗都基本上等于一预定的阻抗。结果，输入端子8a-n上的输入阻抗被设置成预定值。
第一控制电路210与第二控制电路216在结构和功能上基本上相同。第一控制电路210与第二控制电路216之间仅有的重要区别是，第一控制电路210包括耦合在电源电压VCC与电阻器222之间的PMOS晶体管220的并联组合，电阻器222接地，而第二控制电路216包括耦合在地与电阻器228之间的NMOS晶体管226的并联组合，电阻器228接电源电压VCC。
控制电路210、216的每个都包括第一比较器230和第二比较器232。反馈电压VF加到第一比较器230的“+”输入以及第二比较器232的“-”输入上。第一比较器230还接收第一参考电压VREF+，而第二比较器232还接收第二参考电压VREF-。第一参考电压VREF+的大小略大于第二参考电压VREF-的大小。如下面所解释的那样，第一参考电压的大小与第二参考电压VREF-的大小之间的差异建立起了一个静区。在图4的有源端接电路200中，该静区最好集中在大约是电源电压VCC的二分之一的那个电压上。当反馈电压VF处于静区内时，被接通的晶体管220、226的数目不发生变化。当反馈电压VF处于静区外时，依据反馈电压VF是高于还是低于静区，被接通的晶体管220、226的数目或增大或减小。
比较器230、232的输出加到各自的NAND门236、238的一输入上。每个NAND门236、238的一输入还接收来自振荡器240的输出。NAND门236、238各自的输出加到加/减计数器246上。但是，NAND门236的输出加到第一控制电路210内的计数器246的“DN”输入上，以及加到第二控制电路216内的计数器246的“UP”输入上。而且，NAND门238的输出加到第一控制电路210内的计数器246的“UP”输入上，以及加到第二控制电路216内的计数器246的“DN”输入上。
现在将首先参照第一控制电路210来解释控制电路210、216的工作。当反馈电压VF的大小大于参考电压VREF+的大小时，由从反馈电压VF与参考电压VREF+之间的正比较(positive comparison)产生的比较器230的高输出启动NAND门236。结果，来自振荡器240的脉冲通过NAND门236耦合到计数器246的“DN”输入上。然后计数器246递减其计数。PMOS晶体管220的接通阻抗最好按二进制方式彼此不同，以使最左边的PMOS晶体管220的接通阻抗是其右边的PMOS晶体管220的接通阻抗的二分之一，并且最右边的PMOS晶体管220的接通阻抗是其左边的PMOS晶体管220的接通阻抗的两倍。耦合于输入端子108a-n的PMOS晶体管204a-n按照相同的方式变化。结果，PMOS晶体管220及204a-n的并联组合的阻抗将对应于计数器246的计数。因此，如先前解释的那样，当计数器246响应于反馈电压VF大于参考电压VREF+而递减时，PMOS晶体管220及204a-n的并联组合的阻抗增大。当PMOS晶体管220的阻抗增大时，反馈电压VF将被降低到处于静区内的某一电压。
控制电路210按照类似的方式响应反馈电压VF低于静区。特别地，当反馈电压VF的大小小于参考电压VREF-的大小时，由参考电压VREF-与反馈电压VF之间的正比较结果启动NAND门238。结果，来自振荡器240的脉冲被选通到计数器246的“UP”输入上。然后计数器246的计数递增，由此接通另外的PMOS晶体管220以及204a-n。被接通的另外的PMOS晶体管220增加反馈电压直到它为处于静区内的一个电压。
如上所述，静区最好集中在电源电压VCC的二分之一大小处。当反馈电压VF集中在静区内时，即在二分之一VCC处时，PMOS晶体管220以及204a-n的并联组合的阻抗将等于电阻器222的电阻。耦合于输入端子8a-n的PMOS晶体管204a-n与PMOS晶体管220相同并按照与PMOS晶体管220同样的处理来构成。因此每个PMOS晶体管204a-n的并联组合的阻抗也将等于电阻器222的电阻。
控制电路216按照与控制电路210基本相同的方式工作。如同在控制电路210内的那样，当反馈电压VF的大小大于参考电压VREF+的大小时，将启动NAND门236，而当反馈电压VF的大小小于参考电压VREF-的大小时，将启动NAND门238。当反馈电压VF的大小大于参考电压VREF+的大小时，计数器246将递增，以增加被接通的NMOS晶体管226的数量。因此NMOS晶体管226以及208a-n的并联组合的阻抗将减小，这将降低反馈电压VF的大小，以使它处于静区内。当反馈电压VF的大小小于参考电压VREF-的大小时，计数器246将递减，以减小被接通的NMOS晶体管226的数量。因此NMOS晶体管226以及208a-n的并联组合的阻抗将增大，这将增大反馈电压VF的大小，以使它处于静区内。在此方式中，把NMOS晶体管226以及208a-n的并联组合的阻抗设置成等于电阻器228的电阻。假设电阻器222、228的电阻彼此相等，则耦合于各自的输入端子8a-n的各个PMOS晶体管204a-n的并联组合的阻抗将等于耦合于同一输入端子8a-n的各个NMOS晶体管208a-n的并联组合的阻抗。
如同图2的有源端接电路100一样，图4的有源端接电路200也能够只使用单一的一对用于所有输入端子8a-n的控制电路210、216来精确地控制在各个输入端子8a-n上的阻抗及偏压电平。此外，只要参考电压跟踪电源电压VCC的变化，诸如通过使用分压器从电源电压VCC产生，那么各个输入端子8a-n上的输入阻抗将对电源电压VCC的变化不敏感。最后，因为PMOS晶体管204a-n与PMOS晶体管220相同并按照与PMOS晶体管220同样的处理来构成，并且NMOS晶体管208a-n与NMOS晶体管226相同并按照与NMOS晶体管226同样的处理来构成，所以各个输入端子8a-n上的阻抗基本上对处理过程的变化不敏感。
图5说明计算机系统300的一个例子，其使用图1的SDRAM 10和根据本发明一个实施例的耦合于至少一些其外部可接入的输入端子的有源端接电路。计算机系统包括处理器302，用于完成各种计算功能，诸如执行特定软件，以便完成特定的计算或是任务。处理器302包括处理器总线304，其通常包括地址总线14、数据总线58以及控制总线70。另外，计算机系统300包括一个或多个输入设备314，诸如键盘或鼠标，与处理器302耦合以允许操作员与计算机系统300交互。通常，计算机系统300还包括一个或多个耦合于处理器302的输出设备316，这些输出设备典型地是打印机或视频终端。一个或多个数据存储设备318也典型地耦合于处理器302，以允许处理器302存储数据或是从内部或外部存储介质(未示出)检索数据。典型存储设备318的例子包括硬盘或软盘、盒式磁带以及光盘只读存储器(CD-ROM)。处理器302还典型地耦合于高速缓冲存储器326，高速缓冲存储器326通常为静态随机存取存储器(“SRAM”)，并通过存储控制器330耦合于SDRAM 10。存储控制器330通常包括耦合于SDRAM 10的控制总线70和地址总线14。数据总线58可以直接地(如示出的)通过存储控制器330而耦合于处理器总线304，或是采用某些其它手段来耦合于处理器总线304。尽管图5所示的计算机系统300使用SDRAM存储设备，但是应当理解，计算机系统可以替换地使用具有耦合于根据本发明各种实施例的有源端接电路的外部可接入输入端子的存储设备的其它类型。而且，处理器302的输入端子可以包括根据本发明各种实施例的有源端接电路。
从上文将可以理解，尽管这里出于说明目的已经描述了本发明的具体实施例，但是可以做出各种修改而不偏离本发明的精神和范围。例如，可以使用一固定阻抗的元件(诸如一电阻器)，具有替代PMOS晶体管耦合于电源电压、或是替代NMOS晶体管耦合于地的相对高的阻抗。输入端子的阻抗就可以由较低阻抗的NMOS或PMOS晶体管来控制。因此，除了如附带的权利要求所限制的之外，本发明不受其它限制。
权利要求
1.一种有源端接电路，用于将多个输入端子的输入阻抗设置为一预定值，该有源端接电路包括第一可控阻抗器件，耦合在第一电源电压与所述多个输入端子其中对应的一个之间，该第一可控阻抗器件的阻抗受第一阻抗控制信号的控制；第二可控阻抗器件，耦合在第二电源电压与所述多个输入端子其中对应的一个之间，该第二可控阻抗器件的阻抗受第二阻抗控制信号的控制；第一控制电路，被耦合以向所有第一可控阻抗器件提供第一阻抗控制信号，该第一控制电路包括第三可控阻抗器件，耦合在第三电源电压与第一反馈节点之间，该第三可控阻抗器件的阻抗受所述第一阻抗控制信号的控制；第一预定电阻，耦合在所述第一反馈节点与第四电源电压之间，所述第三可控阻抗器件与所述第一预定电阻构成所述第三与第四电源电压之间的一个分压器，以产生在所述第一反馈节点上的第一反馈电压；以及第一比较器电路，将所述第一反馈电压与一第一参考电压相比较，该第一比较器电路引起所述第一阻抗控制信号改变，使得所述第一反馈电压基本上等于所述第一参考电压；以及第二控制电路，被耦合以向所有第二可控阻抗器件提供所述第二阻抗控制信号，该第二控制电路包括第二预定电阻，耦合在第五电源电压与第二反馈节点之间，第四可控阻抗器件，耦合在所述第二反馈节点与第六电源电压之间，该第四可控阻抗器件的阻抗受所述第二阻抗控制信号的控制，所述第二预定电阻与所述第四可控阻抗器件构成在所述第五与第六电源电压之间的一个分压器，用以产生在所述第二反馈节点上的第二反馈电压；以及第二比较器电路，将所述第二反馈电压与一第二参考电压进行比较，该第二比较器电路引起所述第二阻抗控制信号改变，使得所述第二反馈电压基本上等于所述第二参考电压。
2.权利要求1的有源端接电路，其中，所述第一、第三和第五电源电压包括一电源电压，以及其中，所述第二、第四和第六电源电压包括接地电位。
3.权利要求2的有源端接电路，其中，所述第一和第二参考电压包括该电源电压的一半。
4.权利要求1的有源端接电路，其中，所述第一可控阻抗器件和所述第三可控阻抗器件包括相同的可控阻抗器件。
5.权利要求4的有源端接电路，其中，所述第一可控阻抗器件和所述第三可控阻抗器件包括相同的MOSFET晶体管。
6.权利要求1的有源端接电路，其中，所述第二可控阻抗器件和所述第四可控阻抗器件包括相同的可控阻抗器件。
7.权利要求6的有源端接电路，其中，所述第一可控阻抗器件和所述第三可控阻抗器件包括相同的MOSFET晶体管。
8.权利要求1的有源端接电路，其中所述第一比较器电路包括第一差动放大器，该第一差动放大器产生对应于所述第一反馈信号与所述第一参考信号之间的差异的第一比较信号，所述第一阻抗控制信号对应于所述第一比较信号；以及所述第二比较器电路包括第二差动放大器，该第二差动放大器产生对应于所述第二反馈信号与所述第二参考信号之间的差异的第一比较信号，所述第二阻抗控制信号对应于所述第二比较信号。
9.权利要求1的有源端接电路，其中，所述第一可控阻抗器件和所述第三可控阻抗器件每个包括多个彼此并联耦合的MOSFET晶体管，并且其中所述第一阻抗控制信号选择性地接通在各多个MOSFET晶体管内的可变数量的MOSFET晶体管，以改变所述第一和第三可控阻抗器件的阻抗。
10.权利要求1的有源端接电路，其中，所述可控阻抗器件包括各自的电压控制的阻抗器件。
11.一种有源端接电路，用于将多个输入端子的输入阻抗设置为一预定值，该有源端接电路包括第一可控阻抗器件，耦合在第一电源电压与所述多个输入端子其中对应一个之间，所述第一可控阻抗器件的阻抗受一阻抗控制信号的控制；一阻抗器件，耦合在第二电源电压与所述多个输入端子其中对应一个之间；一控制电路，被耦合以向所有第一可控阻抗器件提供所述阻抗控制信号，所述第一控制电路包括第二可控阻抗器件，耦合在第三电源电压与一反馈节点之间，所述第二可控阻抗器件的阻抗受所述阻抗控制信号的控制；一预定电阻，耦合在所述反馈节点与第四电源电压之间，所述第二可控阻抗器件与所述预定电阻构成在所述第三与第四电源电压之间的一个分压器，用以产生在所述反馈节点上的一反馈电压；以及一比较器电路，比较所述反馈电压与一参考电压，所述比较器电路引起所述阻抗控制信号改变，使得所述反馈电压基本上等于所述参考电压。
12.权利要求11的有源端接电路，其中，每个阻抗器件都包括第三可控阻抗器件，所述第三可控阻抗器件的阻抗受第二阻抗控制信号的控制。
13.权利要求11的有源端接电路，其中，所述第一和第三电源电压包括一电源电压，以及其中所述第二和第四电源电压包括接地电位。
14.权利要求13的有源端接电路，其中，所述参考电压包括该电源电压的一半。
15.权利要求11的有源端接电路，其中，所述第一可控阻抗器件和所述第二可控阻抗器件包括相同的可控阻抗器件。
16.权利要求15的有源端接电路，其中，所述第一可控阻抗器件和所述第二可控阻抗器件包括相同的MOSFET晶体管。
17.权利要求11的有源端接电路，其中，所述比较器电路包括一差动放大器，该差动放大器产生对应于所述反馈信号与所述参考信号之间的差异的一比较信号，所述阻抗控制信号对应于所述比较信号。
18.权利要求11的有源端接电路，其中，所述第一可控阻抗器件和所述第二可控阻抗器件每个包括多个彼此并联耦合的MOSFET晶体管，以及其中所述阻抗控制信号选择性地接通在各多个MOSFET晶体管内的可变数量的MOSFET晶体管，以改变所述第一和第二可控阻抗器件的阻抗。
19.权利要求11的有源端接电路，其中，所述可控阻抗器件包括各自的电压控制的阻抗器件。
20.一种有源端接电路，用于将多个输入端子的输入阻抗设置成一预定值，该有源端接电路包括至少一个PMOS晶体管，耦合在第一电源电压与所述多个输入端子其中对应的一个之间，所述至少一个PMOS晶体管的阻抗受第一阻抗控制信号的控制；至少一个NMOS晶体管，耦合在第二电源电压与所述多个输入端子其中对应一个之间，所述至少一个NMOS晶体管的阻抗受第二阻抗控制信号的控制；第一控制电路，被耦合以向所有PMOS晶体管提供所述第一阻抗控制信号，该第一控制电路包括至少一个PMOS晶体管，耦合在所述第一电源电压与第一反馈节点之间，所述至少一个PMOS晶体管的阻抗受所述第一阻抗控制信号的控制；第一预定电阻，耦合在所述第一反馈节点与所述第二电源电压之间，所述至少一个PMOS晶体管与所述第一预定电阻构成在所述第一与第二电源电压之间的一个分压器，用以产生在所述第一反馈节点上的第一反馈电压；以及第一比较器电路，比较所述第一反馈电压与第一参考电压，该第一比较器电路引起所述第一阻抗控制信号改变，以控制所述至少一个PMOS晶体管的阻抗，使得所述第一反馈电压基本上等于所述第一参考电压；以及第二控制电路，被耦合以向所述至少一个NMOS晶体管提供所述第二阻抗控制信号，该第二控制电路包括第二预定电阻，耦合在所述第一电源电压与第二反馈节点之间；至少一个NMOS晶体管，耦合在所述第二反馈节点与所述第二电源电压之间，所述至少一个NMOS晶体管的阻抗受所述第二阻抗控制信号的控制，所述第二预定电阻与所述至少一个NMOS晶体管构成在所述第一与第二电源电压之间的一个分压器，用以产生在所述第二反馈节点上的第二反馈电压；以及第二比较器电路，比较所述第二反馈电压与所述第二参考电压，所述第二比较器电路引起所述第二阻抗控制信号改变，以控制所述至少一个PMOS晶体管的阻抗，使得所述第二反馈电压基本上等于所述第二参考电压。
21.权利要求20的有源端接电路，其中，所述第一电源电压包括一电源电压，以及其中所述第二电源电压包括接地电位。
22.权利要求21的有源端接电路，其中，所述第一和第二参考电压包括该电源电压的一半。
23.权利要求20的有源端接电路，其中，耦合于相应的输入端子的所述至少一个PMOS晶体管基本上彼此相同以及与第一控制电路内的至少一个PMOS晶体管基本上相同，并且其中耦合于相应的输入端子的至少一个NMOS晶体管基本上彼此相同以及与第二控制电路内的至少一个PMOS晶体管基本上相同。
24.权利要求20的有源端接电路，其中，所述第一控制电路内的至少一个PMOS晶体管以及耦合于每个输入端子的至少一个PMOS晶体管每个包括一单个的PMOS晶体管，其中，所述第二控制电路内的至少一个NMOS晶体管以及耦合于每个输入端子的至少一个NMOS晶体管各包括一单个的NMOS晶体管，并且其中所述第一和第二阻抗控制信号包括各自的模拟信号。
25.权利要求20的有源端接电路，其中，所述第一控制电路内的至少一个PMOS晶体管以及耦合于每个输入端子的至少一个PMOS晶体管各包括多个彼此并联耦合的PMOS晶体管，其中所述第二控制电路内的至少一个NMOS晶体管以及耦合于每个输入端子的至少一个NMOS晶体管各包括多个彼此并联耦合的NMOS晶体管，并且其中所述第一和第二阻抗控制信号包括各自的选择性地接通可变数量的PMOS和NMOS晶体管的信号。
26.权利要求20的有源端接电路，其中所述第一比较器电路包括第一差动放大器，该第一差动放大器产生对应于所述第一反馈信号与所述第一参考信号之间的差异的第一比较信号，所述第一阻抗控制信号对应于所述第一比较信号；以及所述第二比较器电路包括第二差动放大器，该第二差动放大器产生对应于所述第二反馈信号与所述第二参考信号之间的差异的第一比较信号，所述第二阻抗控制信号对应于所述第二比较信号。
27.一种存储设备，包括命令解码器，通过外部可接入命令输入端子接收存储命令信号，该命令解码器响应于所述命令信号之预定组合产生存储控制信号；地址解码器，通过外部可接入地址输入端子接收地址信号，该地址解码器响应于所述地址信号产生行和列寻址信号；至少一个存储器阵列，所述至少一个存储器阵列响应于所述存储控制信号将数据写入对应于所述地址信号的位置以及从对应于所述地址信号的位置读出数据；数据路径，延伸于多个外部可接入数据总线端子与所述存储器阵列之间，用于将数据信号耦合到所述存储器阵列、或耦合来自所述存储器阵列的数据信号；以及有源端接电路，用于将多个输入端子的输入阻抗设置为一预定值，该有源端接电路包括第一可控阻抗器件，耦合在第一电源电压与多个输入端子其中对应一个之间，所述第一可控阻抗器件的阻抗受第一阻抗控制信号的控制；第二可控阻抗器件，耦合在第二电源电压与多个输入端子其中对应的一个之间，所述第二可控阻抗器件的阻抗受第二阻抗控制信号的控制；第一控制电路，被耦合以向所有第一可控阻抗器件提供所述第一阻抗控制信号，该第一控制电路包括第三可控阻抗器件，耦合在第三电源电压与第一反馈节点之间，所述第三可控阻抗器件的阻抗受所述第一阻抗控制信号的控制；第一预定电阻，耦合在所述第一反馈节点与第四电源电压之间，所述第三可控阻抗器件与所述第一预定电阻构成在所述第三与第四电源电压之间的一个分压器，用以产生在所述第一反馈节点上的第一反馈电压；以及第一比较器电路，比较所述第一反馈电压与第一参考电压，所述第一比较器电路引起所述第一阻抗控制信号改变，使得所述第一反馈电压基本上等于所述第一参考电压；以及第二控制电路，被耦合以向所有第二可控阻抗器件提供所述第二阻抗控制信号，所述第二控制电路包括第二预定电阻，耦合在第五电源电压与第二反馈节点之间，第四可控阻抗器件，耦合在所述第二反馈节点与第六电源电压之间，所述第四可控阻抗器件的阻抗受所述第二阻抗控制信号的控制，所述第二预定电阻与所述第四可控阻抗器件构成在所述第五与第六电源电压之间的一个分压器，用以产生在所述第二反馈节点上的第二反馈电压；以及第二比较器电路，比较所述第二反馈电压与第二参考电压，所述第二比较器电路引起所述第二阻抗控制信号改变，使得所述第二反馈电压基本上等于所述第二参考电压。
28.权利要求27的存储设备，其中，所述命令及地址信号以含有所述命令信号和该地址信号的信息包耦合于所述存储设备。
29.权利要求27的存储设备，其中，所述第一、第三和第五电源电压包括一电源电压，并且其中所述第二、第四和第六电源电压包括地电位。
30.权利要求29的存储设备，其中所述第一和第二参考电压包括该电源电压的一半。
31.权利要求27的存储设备，其中所述第一可控阻抗器件和所述第三可控阻抗器件包括相同的可控阻抗器件。
32.权利要求31的存储设备，其中，所述第一可控阻抗器件和所述第三可控阻抗器件包括相同的MOSFET晶体管。
33.权利要求27的存储设备，其中，所述第二可控阻抗器件和所述第四可控阻抗器件包括相同的可控阻抗器件。
34.权利要求33的存储设备，其中，所述第一可控阻抗器件和所述第三可控阻抗器件包括相同的MOSFET晶体管。
35.权利要求27的存储设备，其中所述第一比较器电路包括第一差动放大器，所述第一差动放大器产生对应于所述第一反馈信号与所述第一参考信号之间的差异的第一比较信号，所述第一阻抗控制信号对应于所述第一比较信号；以及所述第二比较器电路包括第二差动放大器，所述第二差动放大器生成对应于所述第二反馈信号与所述第二参考信号之间的差异的第一比较信号，所述第二阻抗控制信号对应于所述第二比较信号。
36.权利要求27的存储设备，其中，所述第一可控阻抗器件和所述第三可控阻抗器件每个包括多个彼此并联耦合的MOSFET晶体管，并且其中所述第一阻抗控制信号选择性地接通在各多个MOSFET晶体管内的可变数量的MOSFET晶体管，以改变所述第一和第三可控阻抗器件的阻抗。
37.权利要求27的存储设备，其中，所述存储设备包括一动态随机存取存储器。
38.权利要求27的存储设备，其中，所述动态随机存取存储器包括一同步动态随机存取存储器。
39.权利要求27的存储设备，其中，所述可控阻抗器件包括各自的电压控制的阻抗器件。
40.一种存储设备，包括命令解码器，通过外部可接入命令输入端子接收存储命令信号，所述命令解码器响应于所述命令信号之预定组合生成存储控制信号；地址解码器，通过外部可接入地址输入端子接收地址信号，所述地址解码器响应于所述地址信号产生行和列寻址信号；至少一个存储器阵列，所述至少一个存储器阵列响应于所述存储控制信号把数据写入对应于所述地址信号的位置以及从对应于所述地址信号的位置读出数据；数据路径，延伸于多个外部可接入数据总线端子与所述存储器阵列之间，用于将数据信号耦合到所述存储器阵列、或耦合来自所述存储器阵列的数据信号；以及有源端接电路，用于将多个输入端子的输入阻抗设置为一预定值，所述有源端接电路包括至少一个PMOS晶体管，耦合在第一电源电压与多个输入端子其中对应的一个之间，所述至少一个PMOS晶体管的阻抗受第一阻抗控制信号的控制；至少一个NMOS晶体管，耦合在第二电源电压与多个输入端子其中对应的一个之间，所述至少一个NMOS晶体管的阻抗受第二阻抗控制信号的控制；第一控制电路，被耦合以向所有PMOS晶体管提供所述第一阻抗控制信号，该第一控制电路包括至少一个PMOS晶体管，耦合在第一电源电压与第一反馈节点之间，所述至少一个PMOS晶体管的阻抗受所述第一阻抗控制信号的控制；第一预定电阻，耦合在所述第一反馈节点与所述第二电源电压之间，所述至少一个PMOS晶体管与所述第一预定电阻构成在所述第一与第二电源电压之间的一个分压器，用以产生在所述第一反馈节点上的第一反馈电压；以及第一比较器电路，比较所述第一反馈电压与一第一参考电压，所述第一比较器电路引起所述第一阻抗控制信号改变，以控制所述至少一个PMOS晶体管的阻抗，使得所述第一反馈电压基本上等于所述第一参考电压；以及第二控制电路，被耦合以向所述至少一个NMOS晶体管提供所述第二阻抗控制信号，所述第二控制电路包括第二预定电阻，耦合在所述第一电源电压与所述第二反馈节点之间，至少一个NMOS晶体管，耦合在所述第二反馈节点与所述第二电源电压之间，所述至少一个NMOS晶体管的阻抗受所述第二阻抗控制信号的控制，所述第二预定电阻与所述至少一个NMOS晶体管构成在所述第一与第二电源电压之间的一个分压器，用以产生在所述第二反馈节点上的第二反馈电压；以及第二比较器电路，比较所述第二反馈电压与一第二参考电压，所述第二比较器电路引起所述第二阻抗控制信号改变，以控制所述至少一个PMOS晶体管的阻抗，使得所述第二反馈电压基本上等于所述第二参考电压。
41.权利要求40的存储设备，其中，所述命令及地址信号以含有所述命令信号和所述地址信号的一个信息包耦合于所述存储设备。
42.权利要求40的存储设备，其中，所述第一电源电压包括一电源电压，并且其中所述第二电源电压包括地电位。
43.权利要求42的存储设备，其中，所述第一和第二参考电压包括二分之一的电源电压。
44.权利要求40的存储设备，其中，耦合于相应的输入端子的至少一个PMOS晶体管基本上彼此相同以及与第一控制电路内的至少一个PMOS晶体管基本上相同，并且其中耦合于相应的输入端子的至少一个NMOS晶体管基本上彼此相同以及与第二控制电路内的至少一个PMOS晶体管基本上相同。
45.权利要求40的存储设备，其中，所述第一控制电路内的至少一个PMOS晶体管以及耦合于每个输入端子的至少一个PMOS晶体管每个包括一单个的PMOS晶体管，其中所述第二控制电路内的至少一个NMOS晶体管以及耦合于每个输入端子的至少一个NMOS晶体管每个包括一单个的NMOS晶体管，并且其中所述第一和第二阻抗控制信号包括相应的模拟信号。
46.权利要求40的存储设备，其中，所述第一控制电路内的至少一个PMOS晶体管以及耦合于每个输入端子的至少一个PMOS晶体管每个包括多个彼此并联耦合的PMOS晶体管，其中所述第二控制电路内的至少一个NMOS晶体管以及耦合于每个输入端子的至少一个NMOS晶体管每个包括多个彼此并联耦合的NMOS晶体管，并且其中所述第一和第二阻抗控制信号包括各自的选择性地接通可变数量的PMOS和NMOS晶体管的信号。
47.权利要求40的存储设备，其中所述第一比较器电路包括第一差动放大器，所述第一差动放大器产生对应于所述第一反馈信号与所述第一参考信号之间的差异的第一比较信号，所述第一阻抗控制信号对应于所述第一比较信号；以及所述第二比较器电路包括第二差动放大器，所述第二差动放大器产生对应于所述第二反馈信号与所述第二参考信号之间的差异的第一比较信号，所述第二阻抗控制信号对应于所述第二比较信号。
48.权利要求40的存储设备，其中，所述该存储设备包括一动态随机存取存储器。
49.权利要求48的存储设备，其中，所述动态随机存取存储器包括一同步动态随机存取存储器。
50.一种计算机系统，包括集成电路处理器，具有耦合于处理器总线的多个外部可接入端子；输入设备，通过所述处理器总线而耦合于所述处理器，用于允许数据被输入到所述计算机系统内；输出设备，通过所述处理器总线而耦合于所述处理器，用于允许从所述计算机系统输出数据；以及集成电路存储设备，具有耦合于处理器总线的多个外部可接入端子；以及有源端接电路，耦合于至少若干个所述外部可接入端子，所述有源端接电路包括第一可控阻抗器件，耦合在第一电源电压与所述多个外部可接入端子其中至少一个之间，所述第一可控阻抗器件的阻抗受第一阻抗控制信号的控制；第二可控阻抗器件，耦合在第二电源电压与所述多个外部可接入端子其中至少一个之间，所述第二可控阻抗器件的阻抗受第二阻抗控制信号的控制；第一控制电路，被耦合以向所有第一可控阻抗器件提供所述第一阻抗控制信号，所述第一控制电路包括第三可控阻抗器件，耦合在第三电源电压与第一反馈节点之间，所述第三可控阻抗器件的阻抗受所述第一阻抗控制信号的控制；第一预定电阻，耦合在所述第一反馈节点与一第四电源电压之间，所述第三可控阻抗器件与所述第一预定电阻构成在所述第三与第四电源电压之间的一个分压器，以产生在所述第一反馈节点上的第一反馈电压；以及第一比较器电路，比较所述第一反馈电压与一第一参考电压，所述第一比较器电路引起所述第一阻抗控制信号改变，使得所述第一反馈电压基本等于所述第一参考电压；以及第二控制电路，被耦合以向所有第二可控阻抗器件提供所述第二阻抗控制信号，所述第二控制电路包括第二预定电阻，耦合在所述第二反馈节点与一第五电源电压之间，第四可控阻抗器件，耦合在所述第二反馈节点与一第六电源电压之间，所述第四可控阻抗器件的阻抗受所述第二阻抗控制信号的控制，所述第二预定电阻与所述第四可控阻抗器件构成在所述第五与第六电源电压之间的一个分压器，用以产生在所述第二反馈节点上的第二反馈电压；以及第二比较器电路，比较所述第二反馈电压与一第二参考电压，所述第二比较器电路引起所述第二阻抗控制信号改变，使得所输第二反馈电压基本上等于所述第二参考电压。
51.权利要求50的计算机系统，其中，所述命令及地址信号以含有所述命令信号和所述地址信号的信息包耦合于所述存储设备。
52.权利要求50的计算机系统，其中，所述第一、第三和第五电源电压包括一电源电压，以及其中所述第二、第四和第六电源电压包括地电位。
53.权利要求50的计算机系统，其中，所述第一和第二参考电压包括该电源电压的一半。
54.权利要求50的计算机系统，其中，所述第一可控阻抗器件和所述第三可控阻抗器件包括相同的可控阻抗器件。
55.权利要求54的计算机系统，其中所述第一可控阻抗器件和所述第三可控阻抗器件包括相同的MOSFET晶体管。
56.权利要求50的计算机系统，其中，所述第二可控阻抗器件和所述第四可控阻抗器件包括相同的可控阻抗器件。
57.权利要求56的计算机系统，其中所述第一可控阻抗器件和所述第三可控阻抗器件包括相同的MOSFET晶体管。
58.权利要求50的计算机系统，其中所述第一比较器电路包括第一差动放大器，所述第一差动放大器产生对应于所述第一反馈信号与所述第一参考信号之间的差异的第一比较信号，所述第一阻抗控制信号对应于所述第一比较信号；以及所述第二比较器电路包括第二差动放大器，所述第二差动放大器生成对应于所述第二反馈信号与所述第二参考信号之间的差异的第一比较信号，所述第二阻抗控制信号对应于所述第二比较信号。
59.权利要求50的计算机系统，其中，所述第一可控阻抗器件和所述第三可控阻抗器件每个包括多个彼此并联耦合的MOSFET晶体管，并且其中所述第一阻抗控制信号选择性地接通在各多个MOSFET晶体管内的可变数量的MOSFET晶体管，以改变所述第一和所述第三可控阻抗器件的阻抗。
60.权利要求50的计算机系统，其中，所述存储设备包括一动态随机存取存储器。
61.权利要求50的计算机系统，其中，所述动态随机存取存储器包括一同步动态随机存取存储器。
62.权利要求50的计算机系统，其中，所述可控阻抗器件包括相应的电压控制的阻抗器件。
63.一种控制集成电路的多个输入端子的阻抗的方法，所述方法包括以下步骤将第一可变阻抗器件的阻抗与一预定阻抗相比较；将所述多个输入端子的每个耦合于一相应的第二可变阻抗器件；以及根据比较结果，调整所述第一可变阻抗器件和每个所述第二可变阻抗器件的阻抗。
64.权利要求63的方法，进一步包括以下步骤将第三可变阻抗器件的阻抗与一第二预定阻抗相比较；将所述多个输入端子的每个耦合于一相应的第四可变阻抗器件；以及根据比较结果，调整所述第三可变阻抗器件和每个所述第四可变阻抗器件的阻抗。
65.权利要求63的方法，其中，将所述第一可变阻抗器件的阻抗与一预定阻抗相比较的步骤包括在一对参考电压之间将所述第一可变阻抗器件与所述预定阻抗彼此串联耦合，用以提供在所述第一可变阻抗器件与所述预定阻抗之间的节点上的反馈电压。
66.权利要求65的方法，其中，调整所述第一可变阻抗器件和每个所述第二可变阻抗器件的阻抗的步骤包括将所述反馈电压与一参考电压相比较；如果所述反馈电压大于所述参考电压，则在第一方向调整所述第一可变阻抗器件和每个所述第二可变阻抗器件的阻抗；以及如果所述反馈电压小于所述参考电压，则在与所述第一方向相反的第二方向调整所述第一可变阻抗器件和每个所述第二可变阻抗器件的阻抗。
67.权利要求63的方法，其中，所述第一可变阻抗器件和所述第二可变阻抗器件各包括彼此并联耦合的多个固定阻抗器件，并且其中调整所述第一可变阻抗器件和每个所述第二可变阻抗器件的阻抗的步骤包括改变彼此并联耦合的固定阻抗器件的数量。
68.权利要求63的方法，其中，所述第一可变阻抗器件和所述第二可变阻抗器件各包括彼此并联耦合的多个可切换的阻抗器件，每个所述可切换的阻抗器件都具有一低阻抗状态和一高阻抗状态，并且其中，调整所述第一可变阻抗器件和每个所述第二可变阻抗器件的阻抗的步骤包括改变具有低阻抗状态的可切换的阻抗器件的数量。
69.权利要求63的方法，其中，所述第一可变阻抗器件和所述第二可变阻抗器件各包括一连续可变阻抗器件，并且其中，调整所述第一可变阻抗器件和每个所述第二可变阻抗器件的阻抗的步骤包括连续地改变连续可变阻抗器件的阻抗。
70.一种在存储设备内控制多个外部可接入输入端子的输入阻抗的方法，该方法包括以下步骤将第一和第二可变阻抗器件耦合于所述多个外部可接入输入端子中的每一个；将所述第一可变阻抗器件其中之一的阻抗与一第一预定阻抗相比较；产生对应于所述第一可变阻抗器件的阻抗与所述第一预定阻抗之间的比较结果的一第一反馈信号；将所述第二可变阻抗器件其中之一的阻抗与一第二预定阻抗相比较；产生对应于所述第二可变阻抗器件的阻抗与所述第二预定阻抗之间的比较结果的一第二反馈信号；随着所述第一反馈信号的变化，调整所有第一可变阻抗器件的阻抗；以及随着所述第二反馈信号的变化，调整所有第二可变阻抗器件的阻抗。
71.权利要求70的方法，其中，随着所述第一反馈信号的变化调整所有第一可变阻抗器件的阻抗的步骤以及随着所述第二反馈信号的变化调整所有第二可变阻抗器件的阻抗的步骤包括将所述第一反馈信号的大小与一第一参考电压相比较；如果所述第一反馈信号的大小大于所述第一参考电压，则在第一方向改变所述第一可变阻抗器件的阻抗；如果所述第一反馈信号的大小小于所述第一参考电压，则在不同于所述第一方向的第二方向改变所述第一可变阻抗器件的阻抗；将所述第二反馈信号的大小与一第二参考电压相比较；如果所述第二反馈信号的大小大于所述第二参考电压，则在第一方向改变所述第二可变阻抗器件的阻抗；如果所述第二反馈信号的大小小于所述第二参考电压，则在不同于所述第一方向的第二方向改变所述第二可变阻抗器件的阻抗。
72.权利要求70的方法，其中，所述可变阻抗器件每个包括彼此并联耦合的多个固定阻抗器件，并且其中，调整所述可变阻抗器件的阻抗的步骤包括改变彼此并联耦合的固定阻抗器件的数量。
73.权利要求70的方法，其中，所述可变阻抗器件每个包括彼此并联耦合的多个可切换的阻抗器件，每个所述可切换的阻抗器件都具有一低阻抗状态和一高阻抗状态，并且其中，调整所述可变阻抗器件的阻抗的步骤包括改变具有低阻抗状态的可切换的阻抗器件的数量。
74.权利要求70的方法，其中，所述可变阻抗器件各包括一连续可变阻抗器件，并且其中，调整所述可变阻抗器件的阻抗的步骤包括连续地改变连续可变阻抗器件的阻抗。
全文摘要
一种有源端接电路(90)，用于设置多个输入端子的输入阻抗。每个输入端子通过至少一个PMOS晶体管耦合于电源电压，并通过至少一个NMOS晶体管接地。晶体管的阻抗受控制电路(110)的控制，控制电路(110)产生第一控制信号，用以将另一PMOS晶体管(134)的阻抗设置成等于第一预定电阻，并产生第二控制信号，用以将另一NMOS晶体管(144)的阻抗设置成等于第二预定电阻。第一控制信号用于控制所有的PMOS晶体管，而第二控制信号用于控制所有的NMOS晶体管。结果，耦合于每个输入端子的PMOS和NMOS晶体管分别具有对应于第一和第二电阻的阻抗。
文档编号G11C11/4093GK1618169SQ02827612
公开日2005年5月18日 申请日期2002年11月20日 优先权日2001年11月28日
发明者克里斯·G·马丁 申请人:米克伦技术公司