具有通孔的功能性玻璃处理晶片的制作方法
【专利摘要】本发明涉及具有通孔的功能性玻璃处理晶片。公开了具有电贯穿连接的复合布线电路及其制造方法。所述复合布线电路包括具有第一导电通孔的玻璃。所述第一导电通孔从所述玻璃层的顶面通到所述玻璃层的底面。所述复合布线电路还包括具有第二导电通孔的插入层。所述第二导电通孔从所述插入层的顶面通到所述插入层的底面。所述第二导电通孔被电耦合到所述第一导电通孔。
【专利说明】具有通孔的功能性玻璃处理晶片
【技术领域】
[0001]本发明涉及集成电路载体,更具体地,涉及具有通孔(through via)的功能性玻璃处理晶片。
【背景技术】
[0002]在半导体芯片的封装中，典型地使用有机层压衬底，该有机层压衬底将硅管芯上的精细间距(fine pitch)(典型地0.15到0.2mm)C4焊料凸起(solder bump)散开成更大间距(典型地1.0到1.2mm) BGA (球栅阵列)或LGA (连接盘栅格阵列,land grid array)连接。对于BGA，通过对焊球进行回流以形成永久连接来将芯片封装体附接到印刷电路板上,而LGA型插入物(interposer)在芯片封装体在印刷电路板(PCB)上能够容易地被拆除并且更换的地方提供连接。C4的间距限制了能够被提供给芯片的输入/输出信号(即I/O)的量。注意，功率输出典型地需要C4的相当大的部分。芯片与其所附接到的封装衬底之间的最小C4间距是芯片与衬底之间的热膨胀系数(TCE)之差以及芯片尺寸的函数。如果TCE不同，则热循环在芯片与衬底之间的C4连接处导致应力。通常也比较高的较大间距C4能够在故障之前减轻较大的应变。
[0003]一种最近开发出来的增加芯片的I/O关断(I/O off)的方法是使用硅载体或插入物，所述硅载体或插入物被放置在芯片和层压衬底之间，并且提供到芯片的精细间距微凸起(bump)连接与到层压衬底的较大间距C4连接之间的空间形变。由于芯片和载体二者都由硅制成，因此由于没有TCE差异，可以使用精细间距微凸起。
[0004]常规硅载体的使用和组装可以包括使用聚合物层将硅晶片接合到玻璃处理晶片(handler wafer)。在划片之后,娃载体于是被放置在封装衬底上,使得C4与对应的衬垫对准并且被回流以形成穿过C4的电连接，所述封装衬底典型地是有机层压的但也可以是多层陶瓷。然后典型地使用激光释放工艺(laser release process)去除玻璃处理晶片部分，所述激光释放工艺烧蚀/蒸发娃载体与玻璃处理物(handler)之间的聚合物粘合剂。在适当的清洁和表面处理之后，然后使用微凸起将所述(一个或多个)芯片连接到硅载体，并且将底部填充(underfill)材料施加到C4和微凸起层二者，并且固化该底部填充材料。诸如在将芯片与微凸起附接之前对Si载体进行底部填充的备选组装顺序也是可能的。
【发明内容】
[0005]尽管使用硅载体有很多显著的优点，但是由于需要附接到临时玻璃处理晶片以允许处理所述载体的背面，该制造工艺复杂。此外，Si载体薄(20-150微米)，并且由于Si载体的薄脆的性质以及热膨胀系数失配应力，大的Si载体通常不能通过C4焊球而被附接到有机层压衬底。
[0006]因此，本发明的一个示例性方面是一种具有电贯穿连接(electrical throughconnection)的复合布线电路。所述复合布线电路包括具有第一导电通孔的玻璃层。所述第一导电通孔从所述玻璃层的顶面通到所述玻璃层的底面。所述复合布线电路还包括具有第二导电通孔的插入层(interposer layer)。所述第二导电通孔从所述插入层的顶面通到所述插入层的底面。所述第二导电通孔被电耦合到所述第一导电通孔。
【专利附图】
【附图说明】
[0007]在说明书的结尾处的权利要求中特别指出并且清楚地要求保护被认为是本发明的主题。从以下结合附图给出的详细描述，本发明的前述及其它目的、特征和优点是显而易见的，在附图中:
[0008]图1示出了根据本发明的一个实施例的具有电贯穿连接的复合布线电路。
[0009]图2示出了本发明的一个实施例，其中玻璃层和插入层通过第一耦合层而被电耦
合在一起。
[0010]图3示出了本发明的一个实施例，其中复合布线电路包括第一再分布布线层。
[0011]图4示出了本发明的一个实施例，其中复合布线电路还包括无源电器件。
[0012]图5示出了本发明的一个实施例，其中复合布线电路附接到层压衬底。
[0013]图6示出了根据本发明的一个实施例形成复合布线电路的方法。
[0014]图7示出了根据本发明的一个实施例的其上形成有第二金属过孔(via)的插入晶片。
[0015]图8示出了根据本发明的一个实施例的具有蚀刻出的腔的处理晶片。
[0016]图9示出了根据本发明的一个实施例的具有第一金属过孔和球限制金属衬垫以及耦合层的处理晶片。
[0017]图10示例出根据本发明的一个实施例的接合到插入晶片的处理晶片。
[0018]图11示出了根据本发明的一个实施例的、组装到具有电耦合到微凸起的过孔的处理晶片的减薄的娃晶片。
[0019]图12示出了根据本发明的一个实施例在研磨之后附接有减薄的硅晶片的处理晶片，其中暴露的第二金属过孔被电耦合到焊球。
[0020]图13示出了根据本发明的一个实施例的附接到封装衬底的复合布线电路。【具体实施方式】
[0021]参考本发明的实施例描述本发明。贯穿本发明的说明书，参考图1-13。当提及图时，贯穿图中示出的相似的结构和元件用相似的附图标记指示。
[0022]图1示出了根据本发明的一个实施例的具有电贯穿连接的复合布线电路102。该复合布线电路102包括具有第一导电通孔106的玻璃层104和具有第二导电通孔114的插入层(interposer layer) 112。在一个实施例中，使用标准娃晶片处理从娃(Si)晶片制造插入层112。玻璃层104在正作为晶片在背面被处理时为相对薄的插入层112提供机械支撑。
[0023]硅插入物包含穿硅过孔(thru silicon via, TSV)、再分布布线，并且典型地大于(一个或多个)芯片128,并且在某种程度上小于层压衬底126。TSV 114和第一再分布布线124用于在复合布线电路的顶面上的微凸起130与复合布线电路的底面上的C4110之间形成电连接。由于硅BEOL类制程以及可用于Si载体和精细间距(20-150微米)微凸起的间隔设计规则，硅载体或插入物也可以用于在安装于公共硅载体上的两个或更多个芯片之间提供更大数量的输入和输出(I/O)信号，然后可被设置有常规封装结构。
[0024]一些制造工艺要求导致硅载体薄，在20到150微米厚的量级。在TSV形成步骤中，通常使用深反应离子蚀刻(DRIE)来蚀刻纵横比为约10:1或更小的沟槽和其它特征，并且期望将一个维度上的金属填充特征的宽度限制为约四到八微米，以便在随后的处理中使应力最小。
[0025]玻璃层104中的第一导电通孔106从玻璃层的顶面通到玻璃层的底面。在一个实施例中，第一导电通孔106终止于C4焊料凸起110。例如可以通过与掩蔽材料相结合的喷砂处理(grit blasting)来形成第一导电通孔。在一个实施例中,所述通孔被铜填充。
[0026]插入层112中的第二导电通孔114从插入层的顶面通到插入层的底面。此外，第二导电通孔114通过位于Si载体112的顶面上的第一再分布布线(RDL)124而被电耦合到第一导电通孔106。第一导电通孔106和第二导电通孔114 二者都可被例如铜填充。注意，当通过将玻璃处理晶片与硅插入晶片接合到一起而形成复合布线电路102时，它们面对面或顶面对顶面地接合，这将在图6-13中解释。因此，复合布线电路102的顶面对应于插入物的底部，并且复合布线电路102的底部对应于玻璃处理物的底部。
[0027]复合布线电路102还可以包括诸如“0BAR”(凸起上施加的树脂)晶片级底部填充材料的底部填充层120，所述底部填充层120在附接到玻璃层104之前被施加到形成插入物112的晶片。底部填充层120似于插入层112和玻璃层104之间。与插入层112和玻璃层104之间的电耦合装置相结合，底部填充层120接合插入层的顶面与玻璃层的顶面。
[0028]图2示出了本发明的一个实施例，其中玻璃层104和插入层112通过第一耦合层122 (此处也称为焊料层)而被电耦合在一起。在该实施例中，第一耦合层122可以位于第一导电通孔106的顶面与第二导电通孔114的底面之间。注意，各种不起眼的冶金接合装置是可能的，并且尽管描述为焊料，但是并不旨在限于焊料，而是也可以包括金属间相形成、金-金或铜-铜热压接合、Au-Sn合金接合等等。
[0029]在本发明的一个实施例中，第一导电通孔106具有第一扩散阻挡物(barrier)202。第一扩散阻挡物202由第一导电通孔106的顶面承载。第二导电通孔114通过再分布布线层124而被连接到由第一再分布布线层124的底面承载的第二扩散阻挡物204。
[0030]第一扩散阻挡物202电稱合到第一导电通孔106的顶面。第一稱合层122电f禹合到第一扩散阻挡物202的顶面以及第二扩散阻挡物204的底面。
[0031]第二扩散阻挡物204的底面还通过再分布布线层124而被电耦合到第二导电通孔114的底面。在本发明的一个实施例中，第一扩散阻挡物202和第二扩散阻挡物204可以包括球限制金属衬垫(ball limiting metallurgy pad)并且由这样的材料形成:所述材料被焊料“湿润”且用于减少或防止通孔或再分布布线层的金属(metalIurgy )与用于玻璃处理晶片和硅插入物之间的电连接的焊料或其它材料之间的不期望的反应。
[0032]图3示出了本发明的一个实施例，其中复合布线电路102包括第一再分布布线层302。第一再分布布线层302可以由硅插入层112的顶面承载，硅插入层112被描述为在组装之后面对玻璃处理物。第一再分布布线层302使用耦合层122将第一导电通孔106与第二导电通孔114耦合在一起。在本发明的一个实施例中，复合布线电路102包括由插入层112的底面承载的第二再分布布线层304，该插入层112在插入晶片和处理晶片的组装和处理之后位于该复合布线电路的顶面上。[0033]如图3所示，第一导电通孔106可以具有与第二导电通孔114不同的间距。在本发明的一个实施例中，第一导电通孔106具有第一间距306，而第二导电通孔114具有第二间距308。第一间距306可以大于第二间距308。为了使应力最小并且提高产率，期望玻璃处理晶片与硅插入晶片之间的耦合接合点的间距尽可能大。这可以通过如下最佳地实现:使第一再分布布线层位于硅插入物的顶面上，以便焊料接合点的间距可以增大并且RDL处理可以在减薄之前在晶片上发生。
[0034]图4示出了本发明的一个实施例，其中复合布线电路102还包括无源电器件402。无源电器件402由玻璃层104承载。无源电器件402可被电耦合到导电通孔106或114中的一个或多个。在一个实施例中，无源电器件402是电感器。
[0035]本发明的一个实施例可以包括具有多个第一再分布布线层302的复合布线电路102。在所述多个第一再分布布线层302中，第一再分布布线层302中的至少一个被电I禹合到第一导电通孔106中的至少一个以及第二导电通孔114中的至少一个。该实施例还可以包括电介质层406。电介质层406用于在所述多个第一再分布布线层之间电绝缘每个第一再分布布线层302。
[0036]本发明的一个实施例包括具有第二再分布布线层304的复合布线电路102。第二再分布布线层304被电耦合到由第二再分布布线层304承载的集成电路408，所述第二再分布布线层304位于该复合布线电路的顶面或者插入层112的底部。在本发明的一个实施例中，集成电路408通过第二再分布布线层304而被电耦合到第二导电通孔114中的至少一个。
[0037]图5示出了本发明的一个实施例，其中复合布线电路102由层压衬底502承载。该层压衬底可以是有芯的或无芯的、有机的或陶瓷的，并且可以包含多个层(芯和装配层(buildup layer))。在一个实施例中，复合布线电路102也可以包括第二f禹合层504。第二率禹合层504可以将复合布线电路102和层压衬底502电稱合到一起。例如，第二稱合层504被回流到设置于衬底502上的衬垫。在另一个实施例中，复合布线电路102还可以包括第二底部填充层508。第二底部填充层508和第二耦合层504可以接合复合布线电路102和层压衬底502。
[0038]在本发明的一个实施例中，复合布线电路102包括第二再分布布线层304以及一个或多个集成电路芯片。第二再分布布线层304电耦合到第二导电通孔114中的至少一个以及集成电路。复合布线电路102还可以包括第三耦合层506。如果没有第二再分布布线层304，则该第三耦合层506被直接电耦合到集成电路芯片和第二导电通孔114 ;或者，如果存在第二再分布布线层304，则该第三耦合层506通过第二再分布布线层304而被电耦合到集成电路芯片和第二导电通孔114。复合布线电路102还可以包括用于接合集成电路与插入层并且保护焊料接合点的第三底部填充层510。
[0039]在本发明的一个实施例中，复合布线电路102包括第一集成电路512和第二集成电路514。集成电路512和514 二者都可以由插入层112承载。插入层112上的第二再分布布线层304可以用于电稱合第一集成电路512和第二集成电路514。
[0040]图6示出了根据本发明的一个实施例形成复合布线电路的方法。该方法包括蚀刻步骤602。在蚀刻步骤602期间，蚀刻插入晶片(此处也称为硅晶片)的顶面以形成第二腔。在一个实施例中，蚀刻出的腔(etched cavity)是不延伸穿过插入晶片的底部的盲孔(blind via)。可以使用DRIE在期望TSV的位置中在晶片内蚀刻出所述腔。然后对晶片进行热氧化以在所述腔的所有表面上产生电绝缘层。在完成蚀刻步骤602之后，该方法继续到形成步骤604。
[0041]在形成步骤604，在插入晶片的第二腔中形成第二金属过孔。图7示出了其上形成有第二金属过孔704的插入晶片702。例如，可以用金属(通常为钨或铜)填充所述腔，并且使用化学机械抛光来去除覆盖层(overburden)，即腔之间的晶片表面上的过量金属。使用典型的硅晶片后段制程(BEOL)处理，可以形成连接到填充了金属的腔并且位于填充了金属的腔上方的再分布布线。如果期望，可以在适当的氧化硅和氮化硅层用于保护铜线之处在晶片上建立多个再分布布线层级(level)。所形成的最后金属层由球限制金属(BLM)衬垫构成，微焊料凸起随后可以附接到该球限制金属衬垫(见图3)。这些典型地具有薄的Au层，以便提供这样的表面:所述表面能够被焊接到随后将附接的玻璃处理晶片并且被图案化以与所述玻璃处理晶片的焊料图案相匹配。在完成形成步骤604之后，该方法继续到蚀刻步骤 606。
[0042]在蚀刻步骤606，蚀刻处理晶片(此处也称为玻璃晶片或玻璃处理晶片)的顶面以在该处理晶片中形成第一腔。图8示出了具有蚀刻出的腔804的处理晶片802。处理晶片可以具有与起始硅晶片(?0.75mm厚)近似相同的厚度，并且是圆形的，具有与层压于其上的硅晶片相同的标称直径。
[0043]本领域技术人员将理解，在插入晶片和处理晶片中形成过孔可以同时进行或者以不同的顺序进行。因此，上面讨论的顺序不应当被认为限制所要求保护的发明的范围。
[0044]在一个实施例中，蚀刻出的腔是不延伸穿过处理晶片的底部的盲孔。存在多种在玻璃晶片中蚀刻孔的可能方法，所述方法包括但不限于:使用掩模的喷砂处理、使用掩模的干法蚀刻、使用掩模的湿法蚀刻、机械钻孔、激光钻孔、激光或UV曝光增强的玻璃蚀刻、微水射流蚀刻、热压花法、声频扰动增强的湿法蚀刻或激光诱导的背面湿法蚀刻。
[0045]在一个实施例中，在将干膜抗蚀剂用于限定待蚀刻区域的情况下执行喷砂处理。使用这种工艺，侧壁角为约15度，并且2:1或3:1纵横比孔是可能的。例如，所述孔的间距可以为300-400微米，所述孔具有约200微米的顶部直径以及约500微米的深度。所述盲孔可以是锥形的，但是对于某些其它孔制造方法，侧壁将是垂直或接近垂直的。然后可以执行湿法蚀刻步骤以去除凹陷中的玻璃损坏区域，并且去除诸如低压化学气相沉积(LPVCD)氮化硅的薄压缩层，或者执行化学/热处理以产生压缩层从而加固玻璃。一旦完成了蚀刻步骤606，该方法继续到形成步骤608。
[0046]在形成步骤608，在处理晶片的第一腔中形成第一金属过孔以金属化处理(玻璃)晶片。该形成步骤可以包括通过溅射来沉积诸如Ta、Ta(N)或Cu的毯覆式阻挡/籽层，并且然后镀铜以填充盲腔。此时，可以通过化学机械抛光(CMP)或使用光刻步骤去除过量的铜，所述过量的铜可以被湿法蚀刻以形成再分布布线层(RDL)。替代的工艺可以是在阻挡/籽层沉积之后施加光刻掩模、以及镀敷以填充盲腔，并且可选地同时形成线。在一个实施例中，用铜填充第一金属过孔。然后使用绝缘材料平面化铜线。
[0047]在步骤612，在第一金属过孔上方沉积球限制金属和用于接合的焊料。图9示出了具有第一金属过孔902、球限制金属层904和用于接合的焊料层906的处理晶片802。如果存在再分布布线层，则在钝化层中打开最后的过孔之后，通过使用遮挡掩模、或者通过溅射籽层、光刻掩蔽、镀敷并且然后从场区域去除籽层，沉积诸如Ni/Au的球限制金属层。如果需要用于接合的焊料，则所述焊料可以在BLM层之后被镀敷，或者随后通过注模焊料或其它类似技术被沉积。
[0048]注意，玻璃中凹陷的腔的间距的尺寸介于芯片区域阵列连接与封装到板的BGA或LGA连接中间；并且，功能性玻璃处理晶片与硅载体晶片之间的凸起、焊料接合点、或其它电接合方法，在功能性玻璃处理晶片上不存在RDL时为相同的间距，或者在功能性玻璃处理晶片上存在一个或多个再分布层时接近相同的间距。如果在两个晶片之间使用焊料凸起、或球类型的连接，则它们可被制造在任一晶片上。在这种情况下，假设焊料凸起制造在功能性玻璃处理晶片上。
[0049]应当理解，如上所述的处理晶片和插入晶片的处理可以同时进行或者以相反的顺序进行，而不脱离本发明的精神和范围。在可选的设计变型中，用于在玻璃衬底上制造金属填充的凹陷和/或再分布布线层的步骤可以用于构建难以集成到硅晶片中的诸如电感器的无源电器件。一旦完成了步骤612，该方法继续到接合步骤614。
[0050]在接合步骤614，将第一金属过孔电耦合到第二过孔。第一金属过孔与第二金属过孔的电耦合包括通过第一再分布布线层将第一金属过孔电连接到第二金属过孔。该步骤也可以包括将处理晶片接合到插入晶片。图10示例出接合到插入晶片702的处理晶片802。注意，它们面对面地或者顶面对顶面地接合。
[0051]在将这两个晶片接合在一起之前，可以向具有凸起的晶片施加“0BAR”(凸起上施加的树脂)晶片级底部填充材料。然后对准晶片，以便凸起、焊料接合点或其它电接合装置在包含金属填充的凹陷的功能性玻璃处理晶片的顶面与包含金属填充的凹陷的硅载体/插入晶片的顶面上的匹配BLM衬垫之间对准，并且施加热和压力以在它们之间形成电连接并且固化OBAR材料。注意，这是在全厚度硅载体到玻璃晶片的情况下的晶片到晶片接合工艺，其中盲孔或金属填充的凹陷朝向这两个晶片上的结构的中心。
[0052]在完成了接合步骤614之后，将插入晶片的顶面与处理晶片的顶面接合以形成复合布线晶片。然后该方法继续到研磨步骤616。
[0053]在研磨步骤616，复合布线晶片的顶面被研磨，使得第二金属过孔在该复合布线晶片的顶面处暴露。该步骤可以包括研磨/抛光硅晶片的背面以暴露金属填充的凹陷。可以使用RIE与抛光的组合来暴露将变成TSV的金属填充的腔。在平面化之后，使用选择性干法蚀刻来使硅凹陷，沉积绝缘膜，并且然后使用化学机械抛光来从TVS的顶面去除绝缘体。此外，可以在与TSV对准的减薄的硅晶片的背面上形成BLM微凸起接合衬垫。
[0054]如果需要，可以在构建BLM衬垫之前使用BEOL型工艺在减薄的硅晶片的背面上形成另外的再分布层。图11示出了减薄的硅晶片702，其具有电耦合到微凸起BLM衬垫1102的过孔704。在这一点，可以在BLM衬垫之上沉积可选的诸如聚酰亚胺的保护层，以在随后的处理期间保护它们。在完成研磨步骤616之后，该方法继续到研磨步骤618。
[0055]在研磨步骤618，处理晶片被研磨，使得第一金属过孔在处理晶片的底面处暴露。处理晶片的底面对应于复合布线晶片的底面。该步骤可以包括研磨和/或抛光玻璃晶片的背面以暴露金属填充的凹陷，并且然后沉积BLM金属叠层和焊料凸起以用于接合到封装衬底。图12示出了在研磨之后的处理晶片802，其中暴露的第一金属过孔902被电耦合到焊球1202。在完成研磨步骤618之后，该方法继续到切片步骤620。[0056]在切片步骤620，复合布线晶片被切片以形成至少一个复合布线电路。所述复合布线电路包括处理层和插入层。
[0057]在完成切片步骤620之后，该方法继续到附接步骤622。接下来，在步骤622中，将复合布线电路与封装衬底对准并且放置在封装衬底上，使得对应的凸起或焊球与正确的衬垫对准，并且然后被回流以形成电连接。图13示出了附接到封装衬底1304上的复合布线电路1302。在完成附接步骤622之后，该方法继续到耦合步骤624。然后对布线电路1302进行底部填充，并且然后去除硅载体上的任何保护层，在适当的清洁和表面处理之后，对(一个或多个)芯片进行对准、放置、回流和底部填充。
[0058]在耦合步骤624，附接的集成电路被电耦合到复合布线电路。如上所述，集成电路和复合布线电路可以通过第二再分布布线层电耦合。在图1中示出了完成的结构。
[0059]通过用包含导电通孔的玻璃晶片代替临时玻璃处理晶片，复合玻璃和Si载体的最终厚度和硬度(stiffness)可以增加。此外，焊料凸起间距或到层压衬底的高度可以增力口。这减小了应力，并且可以使用厚的金属来在玻璃中制造电感器。
[0060]已经为了示例的目的给出了度本发明的各种实施例的描述，但是所述描述并不旨在穷举的或者限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，对于本领域普通技术人员而言，很多修改和变型是显而易见的。本文中使用的术语被选择为最佳地解释实施例的原理、实践应用或相比于市场上发现的技术的技术改进，或者使得本领域普通技术人员能够理解本文中公开的实施例。
【权利要求】
1.一种具有电贯穿连接的复合布线电路，所述复合布线电路包括: 具有第一导电通孔的玻璃层，所述第一导电通孔从所述玻璃层的顶面通到所述玻璃层的底面；以及 具有第二导电通孔的插入层，所述第二导电通孔从所述插入层的顶面通到所述插入层的底面，其中，所述第二导电通孔被电耦合到所述第一导电通孔。
2.根据权利要求1所述的复合布线电路，还包括:第一再分布布线层，其由面对所述玻璃层的所述硅层的顶面承载，所述第一再分布布线层电耦合所述第一导电通孔与所述第二导电通孔。
3.根据权利要求1所述的复合布线电路，还包括:多个第一再分布布线层，其中，所述第一再分布布线层中的至少一个被电耦合到所述第一导电通孔中的至少一个以及所述第二导电通孔中的至少一个。
4.根据权利要求3所述的复合布线电路，还包括:电介质层，所述电介质层将每个第一再分布布线层电绝缘。
5.根据权利要求1所述的复合布线电路，还包括:第二再分布布线层，其由背离所述玻璃层的所述插入层的底面承载，所述第二再分布布线层被电耦合到由所述插入层的顶面承载的集成电路。
6.根据权利要求5所述的复合布线电路，其中，所述集成电路被电耦合到所述第二导电通孔中的至少一个。
7.根据权利要求1所述的复合布线电路，还包括:第一耦合层，其中所述第一耦合层电耦合所述第一导电通孔的顶面与所述第二导电通孔的底面。
8.根据权利要求7所述的复合布线电路，还包括:` 其中，所述第一导电通孔包括由所述第一导电通孔的顶面承载的第一扩散阻挡物，所述第一扩散阻挡物被电耦合到所述第一导电通孔的顶面，并且所述第一耦合层被电耦合到所述第一扩散阻挡物的顶面； 其中，所述第二导电通孔包括由所述第二导电通孔的底面承载的第二扩散阻挡物，所述第一耦合层被电耦合到所述第二扩散阻挡物的底面，并且所述第二扩散阻挡物的底面被电耦合到所述第二导电通孔的底面；并且 其中，所述第一扩散阻挡物和所述第二扩散阻挡物包括球限制金属衬垫。
9.根据权利要求1所述的复合布线电路，还包括:第一底部填充层，所述第一底部填充层接合面对所述玻璃层的所述插入层的顶面与所述玻璃层的顶面。
10.根据权利要求1所述的复合布线电路，还包括:层压衬底，其中所述复合布线电路由所述层压衬底承载。
11.根据权利要求10所述的复合布线电路，还包括:第二耦合层，所述第二耦合层电耦合所述复合布线电路与所述层压衬底。
12.根据权利要求10所述的复合布线电路，还包括:第二底部填充层，所述第二底部填充层接合所述复合布线电路与所述层压衬底。
13.根据权利要求1所述的复合布线电路，还包括: 由所述插入层承载的第一集成电路；以及 由所述插入层承载的第二集成电路，其中，所述插入层电耦合所述第一集成电路与所述第二集成电路。
14.根据权利要求1所述的复合布线电路，还包括:由所述玻璃层承载的无源电器件，所述无源电器件被电耦合到至少一个导电通孔。
15.根据权利要求14所述的 复合布线电路，其中，所述无源电器件包括电感器。
【文档编号】H01L21/683GK103681618SQ201310428799
【公开日】2014年3月26日 申请日期:2013年9月18日 优先权日:2012年9月20日
【发明者】P·S·安德里, E·G·科尔根, R·L·威斯涅夫 申请人:国际商业机器公司