肖特基势垒二极管和用于制造肖特基势垒二极管的方法
【专利摘要】本发明提供了一种肖特基势垒二极管和制造肖特基势垒二极管的方法。二极管包括设置在n+型碳化硅衬底的第一表面上并且具有上表面、下表面、以及连接上表面和下表面的倾斜面的n-型外延层。p区设置在n-型外延层的倾斜面上并且肖特基电极设置在n-型外延层的上表面和p区上。此外，欧姆电极设置在n+型碳化硅衬底的第二表面上。
【专利说明】肖特基势垒二极管和用于制造肖特基势垒二极管的方法
[0001]相关申请的引用
[0002]本申请要求于2013年9月10日提交给韩国知识产权局的韩国专利申请号10-2013-0108479的优先权和权益，通过引用将其全部内容合并于此。
【技术领域】
[0003]本发明涉及一种包括碳化硅(SiC)的肖特基势垒二极管和用于制造肖特基势垒二极管的方法。
【背景技术】
[0004]近来，随着应用的尺寸和容量的增加，已经提高了对具有高击穿电压、强电流、以及快速开关特性的电力半导体器件的需要。在电力半导体器件中，使用其中金属和半导体形成结的肖特基结而没有使用P-N结的肖特基势垒二极管(SBD)，不同于普通PN二极管，其表现出快速的开关特性并且具有低于P-N 二极管的开通电压特性。
[0005]肖特基势垒二极管需要相当低的开通电阻或相当低的饱和电压以降低导电状态中的功率损失同时提供相当大的电流流动。进一步地，肖特基势垒二极管需要承受在断开状态或在关闭开关时施加的通过肖特基势垒二极管的P-N结的反向高电压特性，即高击穿电压特性。
[0006]已知击穿电压受耗尽区曲率的影响，并且在平面结中，由于在具有小于平坦结部分曲率的部分周围拥挤电场的电场拥挤效应，使得具有小于结部分的平坦部分曲率的边缘部分拥挤电场。因此，击穿现象容易发生在边缘部分并降低由整个耗尽区确定的击穿电压。
[0007]肖特基势垒二极管形成为具有台式结构以通过缓解在结部分的边缘部分周围拥挤电场的现象以及降低表面电场增大击穿电压。具有台式结构的肖特基势垒二极管不需要用于离子注入等的终端结构，但是需要形成台式结构的蚀刻过程。具体地，由于蚀刻处理过程中的界面缺陷，使得可以劣化肖特基势垒二极管的特性。
[0008]在此部分中所公开的上述信息仅用于增进对本发明的【背景技术】的理解，因此它可以包括不构成本领域普通技术人员已知的本国现有技术的信息。
【发明内容】
[0009]本发明提供了一种具有可以改善肖特基势垒二极管的击穿电压特性的台式结构的肖特基势垒二极管。
[0010]本发明的示例性实施方式提供的肖特基势垒二极管可以包括:设置在η+型碳化硅衬底(基底，基板，substrate)的第一表面上并且包括上表面、下表面、以及连接上表面和下表面的倾斜面的η-型外延层；设置在η-型外延层的倾斜面上的P区；设置在η-型外延层的上表面和P区上的肖特基电极；以及设置在η+型碳化硅衬底的第二表面上的欧姆电极。
[0011]Π-型外延层可以暴露η+型碳化硅衬底的部分第一表面，并且P区可以在暴露的η+型碳化硅衬底的第一表面上延伸。η-型外延层的下表面可以接触η+型碳化硅衬底的第一表面。η-型外延层的下表面可以比η-型外延层的上表面长。由η-型外延层的下表面和η-型外延层的倾斜面形成的角度可以为约1°至89°。
[0012]本发明的另一个示例性实施方式提供的用于制造肖特基势垒二极管的方法可以包括:在η+型碳化硅衬底的第一表面上形成保留η-型外延层；通过部分蚀刻保留η-型外延层的两端形成η-型外延层以暴露η+型碳化硅衬底的部分第一表面，其中，η-型外延层包括上表面、下表面、以及连接上表面和下表面的保留倾斜面；通过在η-型外延层的保留倾斜面和暴露的η+型碳化硅衬底的部分第一表面上掺杂P型离子形成P区和P区下的η-型外延层的倾斜面；在？区和η-型外延层的上表面上形成肖特基电极；以及在η+型碳化硅衬底的第二表面上形成欧姆电极。P型离子的掺杂浓度可以为约1父1015/0113至1\10170113。
[0013]根据本发明的示例性实施方式，由于P-N结，使得可以在肖特基势垒二极管中通过在具有台式结构的η-型外延层的倾斜面上设置P区形成耗尽区。因此，可以防止当施加反向电压时泄漏电流流动。因此，可以改善肖特基势垒二极管的击穿电压特性。
【专利附图】
【附图说明】
[0014]图1是根据本发明的示例性实施方式的肖特基势垒二极管的示例性截面图；以及
[0015]图2至图4是用于制造根据本发明的示例性实施方式的肖特基势垒二极管的方法的示例性视图。
[0016]标号说明
[0017]100:η+型碳化娃衬底 200:η_型外延层
[0018]300:ρ 区350:耗尽区
[0019]400:肖特基电极500:欧姆电极
【具体实施方式】
[0020]本文中使用的术语仅是用于描述特定实施方式的目的而并不旨在限制本发明。如在本文中使用的，除非上下文另外清楚地表明，否则单数形式“一个”、“一种”和“该”也旨在包括复数形式。将进一步理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述的特征、整体、步骤、操作、元件(要素)和/或部件，但是不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件(要素)、部件和/或它们的组。如在本文中使用的，术语“和/或”包括相关的所列项目中的一个或多个的任何和所有组合。
[0021]除非从上下文明确说明或者显而易见，如在本文中使用的，术语“约”应理解为在本领域中正常容许的范围内，例如在平均值的2个标准误差内。“约”可以理解为在规定值的 10%、9%、8%、7%、6%、5%、4%、3%、2%、1%、0.5%、0.1%、0.05%、或 0.01% 内。除非上下文清楚地表示并非如此，否则本文中提供的所有数值均由术语“约”来修饰。
[0022]在下文中，将参考附图对本发明示例性实施方式进行详细地描述。如本领域技术人员将意识到的，在不完全背离本发明的精神或范围的前提下，可以以各种不同的方式对所描述的示例性实施方式进行修改。相反地，提供本文中引入的示例性实施方式以使所公开的内容充分且完整，并且足以将本发明的精神传递给本领域技术人员。
[0023]在图中，为了清楚起见，放大了层、膜、面板、区域等的厚度。将理解的是，当将层称为“在”另一个层或衬底之上时，其可以直接在另一个层或衬底之上，或其间也可以存在插入的层或衬底。贯穿本说明书，相同的参考标号指示相同的元件。
[0024]图1是根据本发明的示例性实施方式的肖特基势垒二极管的示例性截面图。参照图1，根据本发明的示例性实施方式的肖特基势垒二极管可以包括:n+型碳化硅衬底100、设置在Π+型碳化硅衬底100的第一表面上的η-型外延层200、P区300、以及肖特基电极400。进一步地，肖特基势垒二极管可以包括设置在其第一表面的对侧的η+型碳化硅衬底100的第二表面上的欧姆电极500。
[0025]η-型外延层200可以具有含有上表面201、比上表面201长的下表面202、以及将上表面201连接至下表面202的倾斜面203的台式结构。η-型外延层200的下表面202可以接触η+型碳化硅衬底100的第一表面。具体地，倾斜面203和下表面202形成的角度可以在约1°至89°的范围内。η-型外延层200可以暴露η+型碳化硅衬底100的部分第一表面。
[0026]P区300可以设置在η-型外延层200的倾斜面203和通过η_型外延层200暴露的η+型碳化硅衬底100的第一表面上。可以通过在η-型外延层200的倾斜面203和η+型碳化硅衬底100的第一表面上掺杂P型离子形成P区300，其中，P型离子的掺杂浓度可以为约 I X 11Vcm3 至 I X 11Vcm30
[0027]肖特基电极400可以设置在η-型外延层200的上表面201和ρ区300上。耗尽区350可以形成在其中η-型外延层200的倾斜面203和ρ区300可以设置在其上的碳化娃衬底100的第一表面下。P-N结可以形成在ρ区300和η-型外延层200的倾斜面203之间以及P区300和η+型碳化硅衬底100的第一表面之间。可以通过P-N结的内部构建电势形成耗尽区350。
[0028]由于具有台式结构的η-型外延层200，使得肖特基势垒二极管可以不需要终端结构，但是当施加反向电压时由于可能发生在η-型外延层200的倾斜面203上的界面缺陷可以引起电流漏泄流。然而，由于设置在η-型外延层200的倾斜面和η+型碳化硅衬底100的第一表面上的P区300，使得P-N结可以形成在ρ区300和η-型外延层200的倾斜面203之间以及P区300和η+型碳化硅衬底100的第一表面之间，从而使得形成耗尽区350以防止当施加反向电压时电流漏泄流动。因此，可以改善肖特基势垒二极管的击穿电压特性。
[0029]进一步地，将参照图1、图2和图4详细地描述用于制造根据本发明的示例性实施方式的肖特基势垒二极管的方法。图2至图4是用于制造根据本发明的示例性实施方式的肖特基势垒二极管的方法的示例性视图。
[0030]如在图2中示出的，可以制备η+型碳化硅衬底100并且保留η-型外延层200a可以形成在η+型碳化硅衬底100的第一表面上。在此结构中，保留η-型外延层200a可以通过外延生长形成在η+型碳化娃衬底100的第一表面上。
[0031]如在图3中示出的，可以通过部分蚀刻保留η-型外延层200a的两端形成n_型外延层200。具体地,可以暴露η+型碳化娃衬底100的部分第一表面。对于蚀刻过程，可以进行干法蚀刻或湿法蚀刻。对于干法蚀刻过程，可以进行活性离子蚀刻(RIE)并且可以使用含氯(Cl)气体作为活性蚀刻气体。η-型外延层200可以具有包括上表面201、比上表面201长的下表面202、以及将上表面201和下表面202连接的保留倾斜面203a。η-型外延层200的下表面202可以接触η+型碳化硅衬底100的第一表面。具体地，由保留倾斜面203a和下表面202形成的角度可以在约1°至89°的范围内。
[0032]参照图4，可以通过在η-型外延层200的保留倾斜面203a和暴露的η+型碳化硅衬底100的第一表面上掺杂P型离子形成P区300。P型离子的掺杂浓度可以在约I X 115/cm3至I X 11Vcm3的范围内。ρ区300可以形成在η-型外延层200的保留倾斜面203a下以及暴露的η+型碳化硅衬底100的第一表面上。具体地，接触ρ区300的η-型外延层200的倾斜面203可以形成在ρ区300下。
[0033]参照图1，肖特基电极400可以形成在η-型外延层200的上表面201和ρ区300上并且欧姆电极500可以形成在η+型碳化硅衬底100的第一表面的对侧的η+型碳化硅衬底100的第二表面上。肖特基电极400可以接触η-型外延层200和ρ区300。具体地，P-N结可以形成在P区300和η-型外延层200的倾斜面203之间以及ρ区300和η+型碳化硅衬底100的第一表面之间以形成耗尽区350。
[0034]尽管已结合目前被视为示例性的实施方式描述了本发明，但应当理解，本发明不限于所公开的示例性实施方式，相反，而是旨在涵盖包含在附加权利要求的精神和范围内的各种修改和等同设置。
【权利要求】
1.一种肖特基势鱼二极管，包括: 设置在11+型碳化硅衬底的第一表面上并且具有上表面、下表面、以及连接所述上表面和所述下表面的倾斜面的型外延层； 设置在所述型外延层的所述倾斜面上的？区； 设置在所述型外延层的所述上表面和所述？区上的肖特基电极；以及 设置在所述=+型碳化硅衬底的第二表面上的欧姆电极。
2.根据权利要求1所述的肖特基势垒二极管，其中，所述11-型外延层暴露所述11+型碳化硅衬底的部分所述第一表面，并且所述？区沿着暴露的所述11+型碳化硅衬底的所述第一表面延伸。
3.根据权利要求2所述的肖特基势垒二极管，其中，所述11-型外延层的所述下表面接触所述11+型碳化硅衬底的所述第一表面。
4.根据权利要求3所述的肖特基势垒二极管，其中，所述!1-型外延层的所述下表面比所述11-型外延层的所述上表面长。
5.根据权利要求4所述的肖特基势垒二极管，其中，由所述11-型外延层的所述下表面与所述11-型外延层的所述倾斜面形成的角度在约1°至89。的范围内。
6.一种用于制造肖特基势垒二极管的方法，包括: 在11+型碳化硅衬底的第一表面上形成保留11-型外延层； 通过部分蚀刻所述保留11-型外延层的两端，形成暴露所述11+型碳化硅衬底的部分所述第一表面的11-型外延层，其中，所述11-型外延层包括上表面、下表面、以及连接所述上表面和所述下表面的保留倾斜面； 通过在所述11-型外延层的所述保留倾斜面和暴露的所述11+型碳化硅衬底的部分所述第一表面上掺杂？型离子，形成？区和在所述？区下的所述11-型外延层的倾斜面； 在所述？区和所述型外延层的所述上表面上形成肖特基电极；以及 在所述11+型碳化硅衬底的第二表面上形成欧姆电极。
7.根据权利要求6所述的方法，其中，所述1)型离子的掺杂浓度在1\1015八！113至^川19/^3的范围内。
8.根据权利要求7所述的方法，其中，所述11-型外延层的所述下表面接触所述11+型碳化硅衬底的所述第一表面。
9.根据权利要求8所述的方法，其中，所述11-型外延层的所述下表面比所述11-型外延层的所述上表面长。
10.根据权利要求9所述的方法，其中，由所述11-型外延层的所述下表面和所述型外延层的所述倾斜面形成的角度在1°至89。的范围内。
【文档编号】H01L21/329GK104425630SQ201310728598
【公开日】2015年3月18日 申请日期:2013年12月25日 优先权日:2013年9月10日
【发明者】李钟锡, 洪坰国, 千大焕, 郑永均 申请人:现代自动车株式会社