经抗辐射加固的铝栅cmos反相器和cmos半导体器件的制作方法
【专利摘要】本发明公开了一种经抗辐射加固的铝栅CMOS反相器和CMOS半导体器件。该反相器包括分别包含源极、漏极和栅极的PMOS晶体管和NMOS晶体管，分别包围PMOS晶体管和NMOS晶体管的N+隔离环和P+隔离环，PMOS晶体管的栅极和NMOS晶体管的栅极连通形成反相器的输入端，PMOS晶体管的漏极和NMOS晶体管的漏极连通形成反相器的输出端，PMOS晶体管的源极形成反相器的高电位端，NMOS晶体管的源极形成反相器的低电位端。该反相器中，形成在NMOS晶体管的铝栅电极层下方的场氧化物层的厚度与NMOS晶体管的栅氧化层的厚度相同。利用薄栅氧化层抗总剂量辐射能力强的特点，将NMOS晶体管薄栅氧化层延伸到P+隔离环上，阻断了在大剂量辐射情况下形成的NMOS晶体管源漏间的导电通路，提高了反相器抗总剂量辐射的能力。
【专利说明】经抗辐射加固的铝栅CMOS反相器和CMOS半导体器件
【技术领域】
[0001]本发明属于微电子【技术领域】。具体涉及一种场区经抗辐射加固的铝栅CMOS半导体器件和经抗辐射加固的铝栅CMOS反相器。
【背景技术】
[0002]随着科学技术的发展，特别是随着核技术和空间技术的发展，越来越多的电子设备需要在各种辐射环境条件下使用。电子设备中的元器件与环境中的辐射相互作用导致元器件电参数发生变化，严重时导致电路失效，使电子设备不能正常工作。历史上曾因元器件的抗辐射能力差而影响核技术发展和影响卫星寿命的情况发生。CMOS电路广泛应用于卫星和核试验环境中，CMOS电路对辐射尤其敏感，未经加固的、常规工艺生产的CMOS电路抗总剂量辐射能力低于I X IO2GY(Si)，如超过这个剂量则会造成器件损伤，导致其不能正常工作。长寿命卫星沿其轨道运行时，受到的总剂量辐射可达5X IO3GY (Si)以上，显然，不经过抗辐射加固的CMOS电路不能满足长寿命卫星和核辐射环境对器件的使用要求，因此必须对CMOS电路进行抗辐射加固。
[0003]对于CMOS器件来说，总剂量辐射引起的效应主要是在氧化物中产生电子-空穴对电荷及在S1-SiO2界面产生界面态。即使是在室温下，SiO2中的电子也是可移动的，它能够迅速运动并离开SiO2层，向着正偏压的栅电极运动；另一方面，在SiO2层中的空穴会产生氧化电荷Qtlx,这时正氧化层电荷会引起开启电压漂移，开启电压的漂移正比于SiO2厚度的平方，即t2ox。
[0004]现有技术中铝栅CMOS电路是由传统的体硅器件构成。在常规的铝栅CMOS电路制作工艺中，随着栅氧化层的逐步减薄，辐射源在栅氧化层中产生的电荷对器件的影响已非常小。但因为器件结构和性能参数的要求，场氧化层的厚度不能太薄，一般要求在500nm以上。辐射源在这种厚度的场氧化层中产生的电荷会引起场区反型，形成导电沟道，影响器件正常工作。
[0005]在CMOS电路中，场区主要用于在器件之间起隔离作用，场区介质层主要由例如SiO2的介质构成，同时场区介质层上设有用于形成栅电极的铝条，这个结构与集成电路中常规的MOS管结构非常相似，一般可以将其认为是场区介质层作为栅氧化物的MOS管结构，这个MOS管结构通常被称为MOS场管。
[0006]体硅铝栅CMOS电路各器件之间都有高浓度的掺杂区隔离，因此寄生MOS管的开启电压比较高，一般情况下不会弓I起衬底反型而形成导电沟道。
[0007]在P阱CMOS电路中，NMOS晶体管的衬底为轻掺杂的P型场区，表面浓度约为IXlO1Vcm30 一般NMOS晶体管源区、漏区到P+隔离环之间的区域为场区，其中场氧化层的厚度为600nm— Ιμπι，是栅氧化层厚度的10-20倍。由于总剂量辐射损伤与氧化层厚度的平方成正比，所以常规的Ι.Ομπι厚的场区氧化层，在总剂量500GY (Si)的辐射作用下，其开启电压漂移将大于50V ;又由于总剂量辐射产生的电压会造成轻掺杂的P型场区开启电压下降很多，造成P型衬底反型，在源区漏区之间形成导电沟道，使CMOS集成电路静态漏电流增加。这一现象轻者造成电参数超标，严重时使电路丧失功能。
[0008]针对以上问题，需要一种对P阱铝栅CMOS电路场区进行抗辐射加固的技术，需要一种场区经抗辐射加固的CMOS电路和一种具有经抗辐射加固的CMOS电路的反相器。
【发明内容】
[0009]本发明的目的在于克服现有技术中存在的问题，提供一种抗总剂量辐射场区加固技术，使MOS晶体管在大剂量辐射下开启电压漂移量减小，解决了由总剂量辐射引起的源漏边缘寄生漏电问题，保持了隔离特性的有效性，而且便于实施。
[0010]根据本发明的一个方面，提供一种经抗辐射加固的铝栅CMOS反相器，包括[0011 ] 分别包含源极、漏极和栅极的PMOS晶体管和NMOS晶体管，
[0012]分别包围所述PMOS晶体管和所述NMOS晶体管的N+隔离环和P+隔离环，
[0013]所述PMOS晶体管的栅极和所述NMOS晶体管的栅极连通形成反相器的输入端，
[0014]所述PMOS晶体管的漏极和所述NMOS晶体管的漏极连通形成反相器的输出端，
[0015]所述PMOS晶体管的源极形成反相器的高电位端，
[0016]所述NMOS晶体管的源极形成反相器的低电位端，
[0017]其特征在于，形成在NMOS晶体管的铝栅电极层下方的场氧化层的厚度与所述NMOS晶体管的栅氧化层的厚度相同。
[0018]优选地，与NMOS晶体管的栅氧化层相同厚度的场氧化层沿铝栅电极层的延伸方向延伸至所述P+隔离环。
[0019]优选地，所述与NMOS晶体管的栅氧化层相同厚度的场氧化层沿铝栅电极层的延伸方向延伸至所述P+隔离环并覆盖所述P+隔离环1-2微米。
[0020]优选地，所述与NMOS晶体管的栅氧化层相同厚度的场氧化层的宽度小于栅氧化层的览度。
[0021]根据本发明的另一方面，提供一种经抗辐射加固的铝栅CMOS半导体器件，包括
[0022]NMOS晶体管和PMOS晶体管，
[0023]分别包围所述PMOS晶体管和所述NMOS晶体管的N+隔离环和P+隔离环，
[0024]其特征在于，形成在所述NMOS晶体管的铝栅电极层下场氧化层的厚度与所述NMOS晶体管的栅氧化层的厚度相同。
[0025]根据本发明的再一方面，提供一种经抗辐射加固的铝栅CMOS半导体器件，包括
[0026]N型半导体衬底和形成在N型半导体衬底中P型阱区；
[0027]形成在N型半导体衬底中的P+源区和P+漏区，
[0028]形成在P型阱区中的N+源区和N+漏区，
[0029]包围所述P+源区和漏区的N+隔离环以及包围所述N+源区和漏区的P+隔离环；
[0030]形成在所述半导体衬底上的氧化物层；以及
[0031]形成在所述氧化物层上分别用于形成源极和漏极的互连电极层和用于形成栅极的铝栅电极层，
[0032]其特征在于，
[0033]形成在所述NMOS晶体管的铝栅电极层下场氧化层的厚度与所述NMOS晶体管的栅氧化层的厚度相同。[0034]本发明的有益效果如下:
[0035]利用薄栅氧化层抗总剂量辐射能力强的特点，把薄栅氧化层延伸扩展到P+隔离环上，从而阻断了因大剂量辐射而形成的源区漏区间的导电通路，提高了电路抗总剂量辐射的能力。
【专利附图】
【附图说明】
[0036]下面结合附图对本发明的【具体实施方式】作进一步详细的说明；
[0037]图1为现有技术的CMOS反相器芯片纵向剖面示意图；
[0038]图2为根据本发明实施例的CMOS反相器芯片纵向剖面示意图；
[0039]图3为现有技术的CMOS反相器芯片俯视示意图；
[0040]图4为根据本发明实施例的CMOS反相器芯片俯视示意图；
[0041]图5为沿图3所示反相器芯片中Ll-1线的纵向剖面示意图；
[0042]图6为沿图4所示本发明实施例的反相器芯片中L2-1线的纵向剖面示意图；
[0043]图7为沿图3所示反相器芯片中L1-2线的纵向剖面示意图；
[0044]图8为沿图4所示本发明实施例的反相器芯片中L2-2线的纵向剖面示意图；
[0045]图9为NMOS管开启电压(Vtn)测试图；
[0046]图10为PMOS管开启电压(Vtp)测试图。
【具体实施方式】
[0047]为更好地理解本发明，下面将通过具体的实施例进一步说明本发明的方案，本发明的保护范围应包括权利要求的全部内容，但不限于此。
[0048]附图中，相同或相似的附图标记表示相同或相似的结构特征。为清楚地说明本发明的结构特点，各部分没有按比例画出。具体地，图中各附图标记分别表示，
[0049]101，201:N 型衬底；
[0050]102，202:P 阱区；
[0051]103,203:P+区(P沟道源区、漏区);
[0052]113,213:P+区(P+隔离环);
[0053]104,204:N+区(N沟道源区、漏区)；
[0054]114,214:N+区(N+隔离环)；
[0055]105a, 205a:栅氧化层；
[0056]105b, 205b:场氧化层区；
[0057]106，206:引线孔;
[0058]107，207:栅电极；
[0059]108，208:电极互连线；
[0060]209:栅氧化层扩展区。
[0061]首先参考图1、图3、图5和图7以N型衬底CMOS器件为例，说明现有技术的CMOS反相器结构。图1为现有技术的CMOS反相器芯片的纵向剖面示意图，图3为其俯视示意图；图5示出沿图3所示反相器芯片中Ll-1线的a向纵向剖面示意图；图3示出沿图3所示反相器芯片中L1-2线的b向纵向剖面示意图。该反相器从下至上依次包括N型衬底，形成在衬底上的氧化物层和形成在氧化物层上的栅极电极层和分别连通源区和漏区的互连电极层。N型衬底I例如是N型(100)硅单晶片，电阻率例如为P =2~4 Ω cm，形成在其中的P阱区例如其表面浓度例如为8X IO1Vcm3~I X IO1Vcm3,结深例如为7~9微米。该CMOS反相器包括NMOS晶体管和PMOS晶体管。具体地，PMOS晶体管形成在N型衬底中的部分包括用于形成源区/漏区103的P+区，其间为沟道区。NMOS晶体管形成在P阱区中的部分包括用于形成源区/漏区104的N+区，其间为沟道区。衬底中进一步形成有用于分别隔离PMOS晶体管的N+隔离环114和隔离NMOS晶体管的P+隔离环113。CMOS器件的绝缘氧化物层的厚度比沟道区上的栅极氧化物105a的厚度厚，以提供理想的绝缘和性能参数。形成在NMOS和PMOS晶体管的栅极氧化物105a上方的栅电极107彼此连通形成反相器的输入端IN，PMOS晶体管的漏极和NMOS晶体管的漏极108连通形成CMOS反相器的输出端OUT。PMOS晶体管的源极与高电位端Vdd连接，NMOS晶体管的源极与低电位端Vss连接。栅电极互连线通常由形成在氧化物层上的金属铝层形成，下文也称为铝栅电极层。通常，在MOS器件中，位于源区和漏区与隔离环之间起隔离作用的区域被称为场区，场区上的氧化物层被称为场氧化层。场氧化层上至少部分区域被用于形成栅电极的铝栅电极层覆盖。在图1所示现有技术的CMOS反相器中，为获得理想的绝缘和隔离效果，位于铝栅电极层下方的场氧化物105b通常具有比栅极氧化物105a厚的厚度，如图7所示。如上文所介绍的，当CMOS器件经历辐射照射时，总剂量辐照效应的强度与辐照敏感区域氧化层的厚度的平方成正比关系，即敏感区域的氧化层越厚，总剂量辐照效应就会呈平方增加。而对于采用隔离环隔离的CMOS工艺电路中，辐照敏感区域被划分为栅氧化区和场氧化区。由于场氧化物隔离区的氧化层105b厚度远远大于栅氧化层105a的厚度,通常大于600nm,如图3、图5和图7所示，在NMOS晶体管的衬底为轻掺杂的P-区，表面杂质浓度为IXlOlfVcm3的情况下，总剂量辐射产生的电荷会造成栅电压增高，使NMOS晶体管衬底反型，表面变成N型区，使源漏区之间形成导电沟道，?OS晶体管截止漏电流增加，从而导致场氧化物隔离区的总剂量辐照效应对器件的影响远远大于栅氧化层的总剂量辐照效应对器件的影响，导致器件在经历辐射时，NMOS晶体管场氧化层下方P型阱区反型形成N型导电沟道。
[0062]下面将参照图2、图4、图6和图8以N型衬底CMOS器件为例，说明根据本发明的CMOS反相器结构。图2为根据本`发明实施例的CMOS反相器芯片的纵向剖面示意图，图4为其俯视示意图；图6示出沿图4所示反相器芯片中L2-1线的a向纵向剖面示意图；图8示出沿图4所示反相器芯片中L2-2线的b向纵向剖面示意图。除铝栅电极层所覆盖的场氧化物层的厚度之外，其他部分均与图1所示的现有技术的反相器结构相同或相似，在各图中，相应的附图标记代表相同或相似的结构。为简明起见，相同的结构和内容这里不再赘述。
[0063]不同于现有技术，在该本发明的实施例中，为获得抗辐射加固的效果，位于铝栅电极层下方的场氧化层209具有与栅极氧化层205a —样的厚度，下文中场氧化层中与栅氧化层厚度相同的部分也被称为栅氧化层扩展区。
[0064]图4、图6和图8具体示出了根据本发明实施例的CMOS反相器中NMOS晶体管的减薄的场氧化层的布局。在该实施例中，与薄的栅氧化层具有相同厚度的场区绝缘氧化物层从栅氧化层区205a延伸到P+扩散区也即P+隔离环213上，延伸的部分以209示出。为了在提供抗辐射加固效果的同时反相器具有良好的绝缘和隔离特性，具有与栅氧化物相同厚度的场区氧化物的宽度要小于栅氧化物的宽度。优选地，在光刻精度允许的范围内，该延伸部分的宽度应尽量小。由于P+隔离环区域表面杂质浓度比较高，大于IX 1018/cm3，比P阱区杂质浓度(I X IO1Vcm3高两个数量级，所以薄栅氧化物层扩展区的扩展部分应延伸覆盖到P+隔离环上。但延伸部分对P+隔离环213的覆盖应尽量少，优选小于2微米。
[0065]如前所述，常规NMOS晶体管的衬底为轻掺杂的P-区，表面杂质浓度为IXlO16/cm3，由于场区部分的氧化层比较厚，大于600nm，总剂量辐射产生的电荷会造成栅电压增高，使NMOS晶体管衬底反型，表面变成N型区，使源漏间形成导电沟道，NMOS晶体管截止漏电流增加。本发明把场区部分的厚氧化层改变为薄栅氧化层的厚度，或换言之，本发明通过将NMOS晶体管中具有较薄厚度的栅氧化物层延伸至P+隔离环，其抗总剂量辐射能力与栅氧化层相同，抗总剂量辐射能力比改进前提高近两个量级。
[0066]下面参照实例来说明根据本发明的CMOS反相器的制作和测试方法。
[0067]I)衬底材料201制备:选择N型(100)硅单晶片，电阻率P=2_4Qcm。
[0068]2)生长场氧化层205b:氧化层厚度例如为800nm左右。
[0069]3)制作P阱202:用光刻掩膜进行第一次光刻形成P-区图形，然后采用离子注入方法掺杂形成P阱，P阱表面浓度为8 X IO1Vcm3?I X 1016/cm3o随后生长厚度例如为500nm
的氧化层。
[0070]4)制作P沟道MOS晶体管源区、漏区和P型隔离环区:进行第二次掩膜光刻，形成PMOS晶体管源区、漏区和P型隔离环区的图形，然后采用扩散方法形成PMOS管源区、漏区和P型隔离环区，方块电阻45±9 Ω / 口，表面浓度>1018/Cm3，生长氧化层厚度例如360nm。
[0071]5)制作N沟道MOS晶体管源区、漏区和N型隔离环区:进行第三次掩膜光刻，刻出NMOS管的源区、漏区和N型隔离环区的图形，然后采用扩散方法，形成NMOS管源区、漏区和N型隔离环区，方块电阻:14±3Ω/ □，生长氧化层厚度例如360nm。
[0072]6)制作栅氧化层区205a和栅氧扩展区208:进行第四次掩膜光刻，刻出栅氧化物和栅氧化物扩展区的图形和预刻引线孔，进行栅氧化并进行退火，得到的扩展的栅氧化层厚度例如为50±5nm。该扩展的栅区图形包括对应栅电极的栅氧化物部分和栅区沿栅电极延伸的方向延伸至P型隔离环的栅氧化物扩展区部分。优选地，具有与栅氧化层相同厚度的扩展部分延伸至所述P+隔离环并覆盖所述P+隔离环1-2微米。优选地，所述扩展部分的宽度比栅氧化层的宽度窄。
[0073]7)进行第五次光刻，刻出引线孔206。
[0074]8)制作栅电极和互连引线。溅射铝层，进行第六次光刻，刻出栅电极207和互连引线208，进行合金。
[0075]采用下述方法对已知CC4000系列产品和具有抗辐射加固结构的CC4000系列产品进行测试，分别在辐射前、施加3000Gy (Si)剂量辐照后、再施加1500Gy (Si)剂量辐照后，及进行加速老化后，得到如下测试数据。
[0076]I)开启电压
[0077]采用10 μ A恒流注入测试法，分别测量样品的开启电压VTP/VTN。对NMOS晶体管和PMOS晶体管的开启电压的测试分别如图9和图10所示。
[0078]2)功能及电参数
[0079]在5V、10V、15V下分别测试器件的功能及电参数。
[0080]3)静态源漏电流[0081]在电源电压VDD=15V情况下，分别测试所有输入端为高电平及所有输入端为低电平时的静态电源电流Idd。
[0082]4)失效判据
[0083]①要求功能正常，电参数符合规范要求；
[0084]②器件静态电源电流小于或等于最大规范值的100倍；
[0085]③NMOS管开启电压Vtn大于或等于0.3V，PMOS管开启电压| Vtp |小于或等于2.8V,并要求辐射前后开启电压变化量I AVtI小于或等于1.4V。
[0086]测试结果
[0087]表1.CMOS集成电路开启电压随辐照剂量变化情况(以八种电路为例)
[0088]
【权利要求】
1.一种经抗辐射加固的铝栅CMOS反相器，包括 分别包含源极、漏极和栅极的PMOS晶体管和NMOS晶体管， 分别包围所述PMOS晶体管和所述NMOS晶体管的N+隔离环和P+隔离环， 所述PMOS晶体管的栅极和所述NMOS晶体管的栅极连通形成反相器的输入端， 所述PMOS晶体管的漏极和所述NMOS晶体管的漏极连通形成反相器的输出端， 所述PMOS晶体管的源极形成反相器的高电位端， 所述NMOS晶体管的源极形成反相器的低电位端， 其特征在于， 形成在NMOS晶体管的铝栅电极层下方的场氧化层的厚度与所述NMOS晶体管的栅氧化层的厚度相同。
2.如权利要求1所述的经抗辐射加固的铝栅CMOS反相器，其特征在于，与NMOS晶体管的栅氧化层相同厚度的场氧化层沿铝栅电极层的延伸方向延伸至所述P+隔离环。
3.如权利要求1所述的经抗辐射加固的铝栅CMOS反相器，其特征在于，与NMOS晶体管的栅氧化层相同厚度的场氧化层沿铝栅电极层的延伸方向延伸至所述P+隔离环并覆盖所述P+隔离环1-2微米。
4.如权利要求2所述的经抗辐射加固的铝栅CMOS反相器，其特征在于，与NMOS晶体管的栅氧化层相同厚度的场氧化层的宽度小于栅氧化层的宽度。
5.一种经抗辐射加固的铝栅CMOS半导体器件，包括 NMOS晶体管和PMOS晶体管， 分别包围所述PMOS晶体管和所述NMOS晶体管的N+隔离环和P+隔离环， 其特征在于， 形成在所述NMOS晶体管的铝栅电极层下场氧化层的厚度与所述NMOS晶体管的栅氧化层的厚度相同。
6.一种经抗辐射加固的铝栅CMOS半导体器件，包括 N型半导体衬底和形成在N型半导体衬底中P型阱区； 形成在N型半导体衬底中的P+源区和P+漏区， 形成在P型阱区中的N+源区和N+漏区， 包围所述P+源区和漏区的N+隔离环以及包围所述N+源区和漏区的P+隔离环； 形成在所述半导体衬底上的氧化物层；以及 形成在所述氧化物层上分别用于形成源极和漏极的互连电极层和用于形成栅极的铝栅电极层， 其特征在于， 形成在所述NMOS晶体管的铝栅电极层下场氧化层的厚度与所述NMOS晶体管的栅氧化层的厚度相同。
7.如权利要求5或6所述的经抗辐射加固的铝栅CMOS半导体器件，其特征在于，与NMOS晶体管的栅氧化层相同厚度的场氧化层沿铝栅电极层的延伸方向从沟道区延伸至所述P+隔离环。
8.如权利要求5或6所述的经抗辐射加固的铝栅CMOS半导体器件，其特征在于，与NMOS晶体管的栅氧化层相同厚度的场氧化层沿铝栅电极层的延伸方向从沟道区延伸至所述P+隔离环并覆盖所述P+隔离环1-2微米。
9.如权利要求5或6所述的经抗辐射加固的铝栅CMOS半导体器件，其特征在于，与NMOS晶体管的栅氧化层相同厚度的场`氧化层的宽度小于栅氧化层的宽度。
【文档编号】H01L27/092GK103762215SQ201310744718
【公开日】2014年4月30日 申请日期:2013年12月30日 优先权日:2013年12月30日
【发明者】张禄, 孟欣, 张伟, 和斌, 张燏, 郭艳玲, 邢岳, 吕崇森 申请人:北京宇翔电子有限公司