专利名称：一种低压铝栅工艺实现方法
技术领域：
本发明属于半导体芯片制造工艺技术领域，尤其涉及一种低压铝栅(Low Voltage Metal Gate, LVMG )工艺实现方法。
背景技术：
低压铝栅工艺在半导体芯片制造工艺领域内有着悠久的历史，在传统的低 压铝栅工艺的流程中， 一般硅片上N型金属-氧化物-半导体(N-Type Metal-Oxide-Semiconductor,丽OS)区域的高浓度N型杂质(NPLUS, N+) 注入区使用炉管进行磷的扩散掺杂，高浓度P型杂质(PPLUS， P+)注入区上 的介质层使用低压氧化(Low Temperature Oxide， LTO)的工艺制作，为了能 够精确地调整阈值电压VT ( Threshold Voltage, VT),在进行NMOS阈值电压 (NMOS Threshold Voltage, VTN)光刻的步骤时需要单独制作用于VTN注入 的光刻版(VTNMASK)。
在传统低压铝栅工艺的流程中，由于使用炉管进行磷的扩散掺杂不易精确 控制，并且制作NPLUS上的介质层使用的LTO工艺具有多粉尘，炉管两端沉 淀率相差较大、产品批间均匀性相差较大、氧化层较疏松多孔和台阶覆盖性差 等缺点，使得整个工艺流程的稳定性和加工质量受到影响，另外，由于VTN 光刻版的制作费用较高，单独制作VTN刻版，不利于整个工艺成本的降低。
发明内容
本发明提供了 一种低压铝栅工艺实现方法，用以改进现有低压铝栅工艺的 工艺稳定性和工艺质量，同时节约工艺成本。 一种低压铝4册工艺实现方法，包括以下步骤步骤A、对衬底进行P阱光刻，注入及推进形成P阱；
步骤B、通过光刻及注入制作高浓度N型杂质NPLUS注入区和高浓度P 型杂质PPLUS注入区；
步骤C、淀积四乙基原硅酸盐TEOS;并对淀积生长的低压四乙基原硅酸 盐LPTEOS介质层进行退火；
步骤D、反向PPLUS注入区光刻；去除曝光区域的所迷LPTEOS介质层， 保留PPLUS上的介质层；去除光刻胶；栅氧生长；
步骤E、 N型金属-氧化物-半导体NMOS阈值电压VTN光刻及注入；
步骤F、 P型金属-氧化物-半导体PMOS阈值电压VTP普注并对注入的杂 质退火；
步骤G、制作接触孔、金属连接层和钝化保护层。 所述步骤B中制作NPLUS注入区，包括 NPLUS注入区光刻；
使用大束流离子注入机台对所述NPLUS注入区光刻定义出的NMOS的源 区和漏区进行N型离子的注入#^杂，注入能量为50KEV,注入剂量为6E15 ion/cm 2。
所述形成P阱的步骤之后，还包括生长牺牲氧化层。 所述通过光刻及注入制作NPLUS注入区和PPLUS注入区之后，还包括 使用氢氟酸去除所述牺牲氧化层。 所述步骤C中低压淀积四乙基原硅酸盐TEOS,包括 在炉管中进行四乙基硅酸盐的分解反应，生长LPTEOS介质层，所述炉管 的温度范围为670°C-690°C,压力范围为100mt-400mt。 所述步骤E中的VTN光刻及注入，包括
使用所述步骤A中P阱光刻使用过的P阱光刻版进行VTN光刻，向VTN 光刻定义出的NMOS区域中注入P型离子。 本发明的有益效果型离子注入掺杂的方法替代 传统铝栅工艺中使用的炉管扩散掺杂的方法，使得N型离子的掺杂能够得到精 确控制，并且使用低压下四乙基原硅酸盐(Tetraethyl orthosilicate, TEOS)淀 积(Low pressure TEOS deposition, LPTEOS )工艺替代传统低压铝栅工艺中的 LTO工艺，使得生长出的LPTEOS介质层相对致密，台阶覆盖性较好，产品批 间均匀性较好，从一定程度上增强了 PPLUS注入区上介质层制作工艺的稳定 性和工艺质量。另外，由于釆用P阱光刻版进行VTN的光刻，不需要再单独 制作VTN光刻版，降低了工艺成本。
图1为本发明实施例提供的P阱形成后硅片结构示意图2为本发明实施例提供的牺牲氧化生长后硅片结构示意图3为本发明实施例提供的经过步骤3至步骤9后形成的硅片结构示意图4为本发明实施例提供的经过低压TEOS淀积后硅片的结构示意图5为本发明实施例提供的经过步骤11至步骤14后形成的硅片结构示意
图6为本发明实施例提供的经过栅氧生长后硅片的结构示意图。
具体实施例方式
下面结合附图，对本发明实施例提供的一种低压铝4册工艺实现方法的具体 流程进4亍详细地+兌明。
本发明实施例提供的低压铝栅工艺实现方法，采用的硅片(初始材料片) 为N型硅衬底，具体工艺流程的步骤如下
步骤1、对N型硅衬底进行P阱(Pwell)光刻，做出P阱注入区，完成 阱区注入并推进，形成阱区；此步骤形成的硅片结构如图1所示。
步骤2、生长牺牲氧化层；具体的做法为将完成步骤1之后的整个硅片置于90(TC的炉管里，通入氧气02，生长约300埃的牺牲氧化层；牺牲氧化层 生长后的硅片的结构如图2所示。
步骤3、高浓度N型杂质注入区光刻；具体的做法为利用涂胶机涂上光 刻胶，使用预先制作好的NPLUS光刻版进行曝光，显影，以定义N型金属-氧化物画半导体(N-Type Metal-Oxide-Semiconductor， NMOS )的源区以及漏区。
步骤4、高浓度N型杂质注入区的注入掺杂；具体的做法为使用大束流 离子注入机台对经过步骤3光刻开出的NMOS的源区和漏区进行N型离子例 如磷离子(也可以使用其他N型离子，如砷离子等)的注入掺杂，注入能量为 50KEV,注入剂量为6E15 ion/cmA2。
步骤5、光刻胶的去除；具体做法为使用干法去胶设备去除光刻胶，再 使用硫酸H2S04与双氧水H202去除光刻胶。
步骤6、高浓度P型杂质注入区光刻；具体的做法为利用涂胶机涂上光 刻胶，使用预先制作好的PPLUS光刻版进行曝光，显影，以定义P型金属-氧 化物-半导体(P-Type Metal-Oxide-Semiconductor, PMOS )的源区和漏区。
步骤7、高浓度P型杂质注入区的注入；具体的做法为使用大束流离子
子的注入，注入能量为30KEV,注入剂量为lE14ion/cmA2。
步骤8、光刻胶的去除；具体做法为使用干法去胶设备去除光刻胶，再
使用硫酸H2S04与双氧水H202去除光刻胶。
步骤9、牺牲氧化去除；具体做法为使用氬氟酸去除上述步骤2生长的
牺牲氧化层。
图3是经过步骤3至步骤9之后硅片的结构示意图，其中
301为NMOS区域的源区；302为NMOS区域的漏区；303为PMOS区域
的源区；304为PMOS区域的漏区。上述NMOS区域中的源区和漏区为对称
区域，可以互换；PMOS区域中的源区和漏区也一样。
步骤10、低压下进行四乙基原硅酸盐的淀积；具体做法为釆用低压化学气相沉积(Low pressure chemical vapor deposition, LPCVD )的方法，在炉管中 进行四乙基硅酸盐的分解反应，生长LPTEOS介质层，炉管温度范围为 670°C-690°C，压力范围为100mt-400mt。
图4是经过低压TEOS淀积后硅片的结构示意图。
步骤ll、将步骤IO生长了 LPTEOS介质层的硅片置于900。C的炉管中通 入氮气进行退火；此步骤达到了对LPTEOS介质层高温致密的作用，以保证在 后续湿法刻蚀的步骤中能够降低湿法腐蚀的速率，使腐蚀的均匀性可以得到较 好控制。同时，对于经过步骤4和步骤7注入的高浓度N型杂质和高浓度P 型杂质也进行了退火处理。
步骤12、反向PPLUS (Reverse PPLUS)光刻；具体做法为利用涂胶机 涂上光刻胶，再利用制作好的光刻版进行曝光，显影，定义PPLUS区域相反 的区域。在本步骤中，使用光刻胶掩蔽了除了电容外的所有PPLUS区域。
步骤13、 LPTEOS介质层的湿法腐蚀；具体做法为使用緩沖氧化层刻蚀 (Buffer Oxide Etch， BOE)的方法去除曝光区域的LPTEOS介质层，保留 PPLUS上的介质层。
步骤14、光刻胶去除，用硫酸H2S04与双氧水H202去除光刻胶。
经过步骤14之后保留了除电容区域之外的所有PPLUS区域上的LPTEOS 介质层，以便进行后续的接触孔的开通以及互连金属的填充的步骤。
图5是经过步骤11至步骤14之后的硅片结构示意图，图中的501、 502 和503为保留下来的PPLUS区域上的LPTEOS介质层。
步骤15、栅氧生长；具体做法为将硅片置于900。C的炉管里，通入氧气 02和氬气H2，在硅片上生长300埃的氧化层。
图6是经过栅氧生长的硅片的结构示意图，图中601、 602和603都是生 长出的氧化层。
步骤16、 NMOS阈值电压(NMOS Threshold Voltage, VTN)光刻；具体 做法为利用涂胶机涂上光刻胶，使用步骤1中P阱光刻使用过的P阱光刻版作为VTN光刻版进行曝光，显影，定义NMOS区域。
步骤17、 VTN注入；使用中束流离子注入机台对步骤16定义的NMOS 区域进行P型离子例如二氟化硼离子的注入，注入能量为50KEV，注入剂量 为2.5E11 ion/cmA2。
在传统的铝栅工艺中，步骤16中VTN光刻使用单独的VTN光刻版是为 了定义NMOS沟道区域，即NMOS源区与漏区之间的区域，在利用VTN光 刻版定义了 NMOS沟道区域之后，对沟道区注入P型杂质以调节NMOS的阈 值电压值。
由于VTN所需注入的P型杂质的剂量(Ell ion/cmA2)相对于步骤1中P 阱的注入剂量(E12 ion/cmA2 )以及步骤7中NMOS源区、漏区的注入剂量(E15 ion/cmA2)来说非常小，并且从图6中可以清楚地看出，NMOS源区和漏区的 氧化层的厚度较厚，而沟道区的氧化层较薄，所以，在本发明实施例中，并没 有单独制作用于定义NMOS沟道区域的VTN光刻版，而是使用了步骤1中P 阱光刻使用过的P阱光刻版作为VTN光刻版，这样，即使对整个NMOS区域 进行二氟化硼离子杂质的注入，该步骤注入的二氟化硼离子能够穿透NMOS 沟道区上较薄的氧化层进入NMOS的沟道区，而不会进入氧化层较厚的NMOS 的源区和漏区，这样，既达到了对NMOS沟道掺杂的目的，又不会对P阱杂 质的掺杂以及NMOS源区和漏区的杂质掺杂产生不良影响，节约了单独制作 VTN光刻版的工艺成本。
步骤18、光刻胶去除，用硫酸H2S04与双氧水H202去除光刻胶。
步骤19、 PMOS阈值电压(PMOS Threshold Voltage , VTP)普注；使用 中大束流离子注入机台对NMOS区域和PMOS区域同时进行P型离子例如二 氟化硼离子的注入，注入能量为50KEV，注入剂量为2.5E11 ion/cmA2。 步骤20、对VTN注入的杂质以及VTP普注的杂质进行高温退火。 步骤21、对硅片进行接触孔(Contact)的光刻和腐蚀形成接触孔，制作 金属连接层即溅金属(在本发明实施例中为金属铝)，光刻和腐蚀形成铝栅和连接线；然后制作钝化保护层即进行钝化层的淀积，钝化层的光刻及腐蚀，测 试，出货。
本发明实施例提供的低压铝栅工艺实现方法的流程中，对高浓度N型杂质 注入区N型离子的掺杂釆用注入掺杂的方法替代传统低压铝栅工艺流程中使 用的炉管扩散掺杂的方法，使得N型离子的掺杂能够得到精确控制；并且使用 LPTEOS工艺替代传统低压铝栅工艺中的LTO工艺，使得生长出的LPTEOS 介质层相对致密，台阶覆盖性较好，产品批间均匀性较好，从一定程度上增强 了工艺的稳定性和工艺质量。另外，由于采用P阱光刻版进行VTN的光刻， 不需要再单独制作VTN光刻版，降低了工艺的成本。
明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及 其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
权利要求
1、一种低压铝栅工艺实现方法，其特征在于，包括以下步骤步骤A、对衬底进行光刻，注入及推进形成P阱；步骤B、通过光刻及注入制作高浓度N型杂质NPLUS注入区和高浓度P型杂质PPLUS注入区；步骤C、淀积四乙基原硅酸盐TEOS；并对淀积生长的低压四乙基原硅酸盐LPTEOS介质层进行退火；步骤D、反向PPLUS注入区光刻；去除曝光区域的所述LPTEOS介质层，保留PPLUS上的介质层；去除光刻胶；栅氧生长；步骤E、N型金属-氧化物-半导体NMOS阈值电压VTN光刻及注入；步骤F、P型金属-氧化物-半导体PMOS阈值电压VTP普注并对注入的杂质退火；步骤G、制作接触孔、金属连接层和钝化保护层。
2、 如权利要求1所述的方法，其特征在于，所述步骤B中制作NPLUS 注入区，包4舌NPLUS注入区光刻；使用大束流离子注入机台对所述NPLUS注入区光刻定义出的NMOS的源 区和漏区进行N型离子的注入掺杂，注入能量为50KEV,注入剂量为6E15 ion/cm 2。
3、 如权利要求l所述的方法，其特征在于，所述形成P阱的步骤之后， 还包括生长牺牲氧化层。
4、 如权利要求3所述的方法，其特征在于，所述通过光刻及注入制作 NPLUS注入区和PPLUS注入区之后，还包括使用氢氟酸去除所述牺牲氧化层。
5、 如权利要求l所述的方法，其特征在于，所述步骤C中淀积四乙基原 硅酸盐TEOS,包括在炉管中进行四乙基硅酸盐的分解反应，生长LPTEOS介质层，所述炉管 的温度范围为670°C-690°C,压力范围为100mt-400mt。
6、如权利要求l所述的方法，其特征在于，所述步骤E中的VTN光刻及 注入，包括使用所述步骤A中P阱光刻使用过的P阱光刻版进行VTN光刻，向VTN 光刻定义出的NMOS区域中注入P型离子。
全文摘要
本发明公开了一种低压铝栅工艺方法，对高浓度N型杂质注入区中N型离子的掺杂采用注入掺杂的方法替代传统低压铝栅工艺方法中使用炉管扩散掺杂的方法，使得N型离子的掺杂能够得到精确控制；并且使用LPTEOS工艺替代传统低压铝栅工艺中的LTO工艺，使得生长出的LPTEOS介质层相对致密，台阶覆盖性较好，产品批间均匀性较好，从一定程度上增强了工艺的稳定性和工艺质量。另外，由于采用P阱光刻版进行VTN的光刻，不需要再单独制作VTN光刻版，降低了工艺的成本。
文档编号H01L21/8238GK101621032SQ20081011607
公开日2010年1月6日 申请日期2008年7月2日 优先权日2008年7月2日
发明者李如东, 李若加, 谭志辉, 智 黎 申请人:北大方正集团有限公司;深圳方正微电子有限公司