一种u形沟槽的功率器件及其制造方法
【专利摘要】本发明属于半导体功率器件【技术领域】，特别是涉及一种U形沟槽的功率器件及其制造方法。本发明的U形沟槽的功率器件是在漏区之上的漂移区内设有电荷补偿区，该电荷补偿区与漂移区之间形成超结结构，能够提高功率器件的击穿电压，即在不降低功率器件击穿电压的条件下，提高硅外延层的掺杂浓度、降低导通电阻；同时，本发明在位于该电荷补偿区之上的U形沟槽的底部设有一个小的凹槽，使得场氧化应力过渡区得到延长，以大大降低场氧化应力造成的漏电流和提高器件的可靠性。本发明通过自对准工艺形成电荷补偿区和U形沟槽底部的凹槽，工艺过程简单，易于控制，特别适用于20V至1000V的U形沟槽的功率器件的制造。
【专利说明】一种U形沟槽的功率器件及其制造方法
【技术领域】
[0001] 本发明属于半导体功率器件【技术领域】，特别是涉及一种U形沟槽的功率器件及其 制造方法。
[0002]
【背景技术】
[0003] 随着现代微电子技术的不断深入发展，功率M0S晶体管以其输入阻抗高、低损耗、 开关速度快、无二次击穿、安全工作区宽、动态性能好、易与前极耦合实现大电流化、转换效 率高等优点，逐渐替代双极型器件成为当今半导体功率器件发展的主流。常用的半导体功 率器件主要有平面扩散型M0S晶体管和沟槽型M0S晶体管等类型。以沟槽型M0S晶体管为 例，该器件因采用了垂直沟道结构，其面积比平面扩散型M0S晶体管要小很多，所以其电流 密度有很大的提高。
[0004] 公知的沟槽型功率器件的剖面结构如图1所示,在整个U形沟槽（13)的表面形 成有厚度均匀的栅氧化层（15、16)，该结构的沟槽型功率器件为提高开关频率需要增加栅 氧化层厚度以降低栅氧电容，然而栅氧化层厚度增加会提高器件工作电压。为解决上述问 题，国际专利申请PCT/US2002/028067公开的"带有自对准源极和接触的沟槽型场效应晶 体管"方案中提出了一种U形沟槽的功率器件，其剖面结构如图2所示，该结构是在U形沟 槽的底部形成比栅氧化层的厚度更厚的场氧化层，使得器件具有较低的栅氧电容，以提升 开关频率。但该结构的U形沟槽的功率器件还存在以下明显不足：一是受击穿电压的限制， 其硅外延层的掺杂浓度较低，增大了其导通电阻，影响了 U形沟槽功率器件的性能；二是U 形沟槽底部的厚场氧化层和沟道区薄栅氧化层之间的过渡区过小，使得底部场氧化应力增 大，导致发生漏电流及可靠性问题。
[0005]
【发明内容】
[0006] 本发明的目的是为克服现有技术的不足而提供一种U形沟槽的功率器件及其制 造方法，本发明一方面通过在功率器件漏区之上的漂移区内形成电荷补偿区，形成超结结 构来提高功率器件的击穿电压，可在不影响击穿电压的前提下，提高硅外延层的掺杂浓度、 降低导通电阻；另一方面通过在U形沟槽的底部预置一个小的凹槽，再进行场氧化层的氧 化，使得场氧化的应力过渡区得到延长，以大大降低氧化应力造成的漏电流和提高器件的 可靠性。
[0007] 根据本发明提出的一种U形沟槽的功率器件，它包括： 半导体衬底底部的第一掺杂类型的漏区，以及位于所述漏区之上的半导体衬底内的第 一种掺杂类型的漂移区； 其特征在于还包括： 在所述漂移区内设有第二种掺杂类型的电荷补偿区，该电荷补偿区与所述漂移区之间 设有超结结构； 在所述电荷补偿区之上的半导体衬底内设有U形沟槽，该U形沟槽的底部延伸进入所 述漂移区； 在所述U形沟槽侧壁两侧的半导体衬底内分别设有第二种掺杂类型的沟道区，在该U 形沟槽侧壁的两个侧面上分别设有覆盖该沟道区的栅氧化层、以及在该U形沟槽底部设有 场氧化层，该场氧化层的两侧呈鸟嘴形状； 在所述U形沟槽内设有覆盖所述栅氧化层和场氧化层的多晶硅栅极； 在所述半导体衬底内的两个沟道区之上分别设有第一种掺杂类型的源区。
[0008] 本发明提出的一种U形沟槽的功率器件的进一步优化方案是： 本发明所述U形沟槽底部设有一个开口宽度小于该U形沟槽开口宽度的凹槽，该凹槽 的深度为10-100纳米，所述场氧化层填满该凹槽。
[0009] 本发明所述第一种掺杂类型为η型掺杂，则所述第二种掺杂类型为p型掺杂；或所 述第一种掺杂类型为Ρ型掺杂，则所述第二种掺杂类型为η型掺杂。
[0010] 本发明所述场氧化层的厚度大于所述栅氧化层的厚度。
[0011] 基于上述本发明提出的一种U形沟槽的功率器件的制造方法，它包括起始步骤： (I) 在所述第一种掺杂类型的漏区之上外延形成第一种掺杂类型的娃外延层； (2 )在所述硅外延层的表面形成硬掩膜层，之后进行光刻和刻蚀在所述硅外延层内形 成U形沟槽； (3) 在所述U形沟槽的表面依次形成第一层绝缘薄膜和第二层绝缘薄膜； 其特征在于还包括以下继续步骤： (4) 进行离子注入，在所述U形沟槽底部的硅外延层内形成第二种掺杂类型的电荷补 偿区； (5) 通过各向异性的刻蚀方法刻蚀掉U形沟槽底部的所述第二层绝缘薄膜； (6) 刻蚀掉暴露的U形沟槽底部的所述第一层绝缘薄膜，并继续在U形沟槽的底部进行 10-100纳米厚度的硅外延层的刻蚀； (7) 通过氧化工艺在所述U形沟槽的底部形成场氧化层； (8) 完全刻蚀掉所述第二层绝缘薄膜、暴露的第一层绝缘薄膜和硬掩膜层； (9) 进行热氧化，在所述U形沟槽的两个侧壁上分别形成栅氧化层，该栅氧化层厚度小 于该U形沟槽底部形成的场氧化层厚度； (10) 进行多晶硅淀积和各向同性刻蚀，在所述U形沟槽内形成覆盖所述场氧化层和栅 氧化层的多晶硅栅极，该多晶硅栅极顶部低于所述硅外延层的上表面； (II) 进行离子注入，在所述硅外延层内形成第二种掺杂类型的沟道区； (12)进行源区光刻和离子注入，在沟道区之上形成第一种掺杂类型的源区。
[0012] 本发明提出的一种U形沟槽的功率器件的制造方法的进一步优选方案是： 本发明所述的步骤（4)可在步骤（5)或步骤（6)之后进行。
[0013] 本发明所述第一层绝缘薄膜的材质为氧化硅。
[0014] 本发明所述第二层绝缘薄膜的材质为氮化硅或氮氧化硅。
[0015] 本发明步骤（11)所述离子注入可在步骤（1)之后进行，在整个硅外延层的顶部由 离子注入形成掺杂区。
[0016] 本发明所述步骤（6)为备选步骤。
[0017] 本发明与现有技术相比其显著优点在于：第一，本发明的U形沟槽的功率器件是 在漏区之上的漂移区内形成电荷补偿区，从而在电荷补偿区与漂移区之间形成超结结构， 它能够提高功率器件的击穿电压，即在不改变功率器件击穿电压的条件下，提高硅外延层 的掺杂浓度、降低导通电阻；第二，本发明在U形凹槽的底部设置一个小的凹槽，使得场氧 化应力过渡区得到延长，很好地解决了场氧化应力造成的漏电流问题和提高了器件的可靠 性；第三，本发明通过自对准工艺形成电荷补偿区和U形沟槽底部的凹槽，工艺过程简单， 易于控制，特别适用于20V至1000V的U形沟槽的功率器件的制造。
[0018]
【专利附图】
【附图说明】
[0019] 图1是现有技术的一种U形沟槽的功率器件的剖面结构示意图。
[0020] 图2是现有技术的另一种U形沟槽的功率器件的剖面结构示意图。
[0021] 图3是本发明的一种U形沟槽的功率器件的一个实施例的剖面结构示意图。
[0022] 图4是仿真得到的本发明的一种U形沟槽的功率器件与传统结构的U形沟槽的功 率器件的导通电流的比较曲线示意图。
[0023] 图5至图11是本发明的一种U形沟槽的功率器件的制造方法的一个实施例的工 艺流程示意图。
[0024] 图12和图13是本发明的一种U形沟槽的功率器件的制造方法的另一个实施例的 工艺流程示意图。
[0025] 图14是本发明的一种U形沟槽的功率器件的一个实施例的俯视示意图。
[0026] 图15是本发明的一种U形沟槽的功率器件的另一个实施例的俯视示意图。
[0027]
【具体实施方式】
[0028] 为清楚地说明本发明的【具体实施方式】，说明书附图中所列示图，放大了本发明所 述的层和区域的厚度，且所示图形大小并不代表实际尺寸；附图是示意性的，不应限定本发 明的范围。说明书中所列实施例不应仅限于附图中所示区域的特定形状，而是包括所得到 的形状如制造引起的偏差等、再如刻蚀得到的曲线通常具有弯曲或圆润的特点，但在本发 明实施例中均以矩形表示；同时在下面的描述中，所使用的术语半导体衬底可理解为包括 正在工艺加工中的半导体晶片，还包括在其上所制备的其它薄膜层，比如半导体衬底上形 成的外延层。
[0029] 以下所述本发明的剖面结构，如无特殊说明，均为沿采用条状元胞结构的沟道长 度方向的剖面结构。
[0030] 下面结合附图和实施例对本发明的【具体实施方式】作进一步的详细说明。
[0031] 图3是本发明的一种U形沟槽的功率器件的一个实施例的剖面结构示意图，它是 由本发明的三个U形沟槽的功率器件组成的并联结构。如图3所示，本发明的U形沟槽的 功率器件包括半导体衬底内的第一掺杂类型的漏区200,在该漏区200之上形成有硅外延 层，在该硅外延层内形成有第一种掺杂类型的漂移区201，在该漂移区201内形成第二种掺 杂类型的电荷补偿区205,该电荷补偿区205与漂移区201之间形成超结结构；所述第一种 掺杂类型与第二种掺杂类型为相反的掺杂类型，若第一种掺杂类型为η型掺杂，则第二种 掺杂类型为Ρ型掺杂；相对应的，若第一种掺杂类型为Ρ型掺杂，则第二种掺杂类型为η型 掺杂。
[0032] 在所述电荷补偿区205之上的硅外延层内形成的一个U形沟槽，该U形凹槽的底 部延伸进入漂移区201 ;在所述U形沟槽侧壁两侧的硅外延层内分别形成第二种掺杂类型 的沟道区209,在所述U形沟槽的两个侧壁上分别形成的覆盖沟道区209的栅氧化层207。
[0033] 在U形沟槽的底部设有开口宽度小于U形沟槽开口宽度的凹槽400,该凹槽400的 深度为10-100纳米，覆盖该凹槽400和U形沟槽的底部设有场氧化层206,该场氧化层206 的两侧呈鸟嘴形状，该场氧化层206的厚度大于所述栅氧化层207的厚度。
[0034] 对应的虚线框中的结构详细展示了进行场氧化前的U形沟槽底部的凹槽结构，凹 槽400是为延长场氧化层206与栅氧化层206之间的场氧化应力过渡区，很好地解决了场 氧化应力造成的漏电流问题和提高了器件可靠性。
[0035] 根据需要，本发明也可不形成U形沟槽底部的深度为10-100纳米的凹槽400。
[0036] 在所述U形沟槽内形成的覆盖栅氧化层207和场氧化层206的多晶硅栅极208，该 多晶硅栅极208的顶部低于该U形沟槽的顶部，这是为了在U形沟槽顶部填充绝缘层211， 使得多晶硅栅极208与外部电极绝缘；在所述硅外延层内、所述两个沟道区209之上分别设 有第一种掺杂类型的源区210。
[0037] 在所述源区210之上还设有与源区210和沟道区209相接触的源极金属212,源极 金属212通过沟道区接触区213与沟道区209接触。
[0038] 源极金属212与源区210和沟道区209之间还有多为业界所公知的接触技术，在 本实施例中不在详细描述。
[0039] 图4为通过仿真得到的本发明的U形沟槽的功率器件与传统结构的U形沟槽的功 率器件的导通电流的比较曲线图。如图4所示，本发明的U形沟槽的功率器件可在相同的 击穿电压（BVdss)下获得更大的导通电流（Ids_on)，即在相同的击穿电压条件下具有更低 的导通电阻。
[0040] 图5至图11是本发明提出的一种U型沟槽的功率器件的制造方法的一个实施例 的工艺流程示意图，该实施例是同时制造本发明的三个并联的U型沟槽的功率器件，其具 体实施步骤依次如下： 结合图5,首先在半导体衬底的第一种掺杂类型的漏区200之上外延形成一层第一种 掺杂类型的硅外延层201，然后在硅外延层210上形成硬掩膜层202,之后进行光刻和刻蚀， 在硅外延层内形成一个U形沟槽，该硬掩膜层202通常包括一层薄的衬垫氧化层和一层厚 的氮化硅介质层，薄氧化层用于改善氮化硅层与硅外延层之间的应力。
[0041] 接下来，结合图6,在U形沟槽的表面氧化形成第一层绝缘薄膜203,该第一层绝 缘薄膜203的材质为氧化硅，其厚度范围为10?20纳米；接下来，继续在第一层绝缘薄膜 203的表面形成第二层绝缘薄膜204,该第二层绝缘薄膜204的材质为氮化硅或氮氧化硅， 其厚度范围优选为10?20纳米；之后进行离子注入，在U形沟槽底部的硅外延层内形成第 二种掺杂类型的电荷补偿区205。
[0042] 接下来，结合图7,采用各向异性的刻蚀方法，如选择等离子体刻蚀的方法，刻蚀掉 U形沟槽底部的第二层绝缘薄膜204,之后进行氧化处理，在U形沟槽的底部形成厚的场氧 化层206,该场氧化层206的两侧呈鸟嘴形状，之后去除第二层绝缘薄膜204。
[0043] 根据需要，在等离子体刻蚀掉U形沟槽底部的第二层绝缘薄膜204后，可以继续刻 蚀掉U形沟槽底部的第一层绝缘薄膜203,然后进行10-100纳米厚度的硅外延层的刻蚀，从 而在U形沟槽的底部形成一个开口宽度小于U形沟槽开口宽度的凹槽，如图8所示；之后再 进行场氧化层206的氧化，形成如图9所示的结构。由图9和图7可知，在U形沟槽的底部 形成一个凹槽后再进行场氧化层氧化，可以使得场氧化应力过渡区得到延长。
[0044] 根据需要，电荷补偿区205也可以在刻蚀第二层绝缘204后或者形成凹槽后通过 离子注入形成。
[0045] 接下来，以图7所示结构继续描述本发明的一种U形沟槽的功率器件的制造工艺。
[0046] 结合图10,完全蚀掉硬掩膜层202,并清洗掉U形沟槽两个侧壁上的第一层绝缘薄 膜203,然后进行热氧化在U形沟槽的两个侧壁上形成薄的栅氧化层207。
[0047] 接下来，结合图11，淀积一层多晶硅并回刻，以在U形沟槽内形成覆盖栅氧化层 207和场氧化层206的多晶硅栅极208,刻蚀后的多晶硅栅极的顶部应低于U形沟槽的顶 部；然后进行离子注入，在所述硅外延层内形成第二种掺杂类型的沟道区209 ;然后淀积绝 缘层211并回刻，使得刻蚀后的绝缘层211位于多晶硅栅极的顶部并填满所述U形沟槽的 顶部，该绝缘层211的材质为氧化硅或氮化硅，其厚度范围为50?500纳米；之后再进行光 刻和离子注入，在沟道区209顶部形成第一种掺杂类型的源区210 ;然后再次进行光刻和离 子注入，在沟道区209的顶部形成形成沟道区掺杂区213,最后淀积一层金属以形成与源区 210和沟道区209相接触的源极金属212。
[0048] 根据需要，沟道区209的离子注入也可在硅外延层形成后接着进行，得到整个硅 外延层顶部的掺杂区，后续形成的U形凹槽会将该掺杂区分开并形成器件的沟道区209。 [0049] 本发明的【具体实施方式】需要进一步说明的是： 在形成源区210时，可以不进行光刻，而通过离子注入普注的方式在沟道区209的顶部 形成源区210,其结构如图12所示。然后通过光刻工艺定义沟道区接触区的位置，并对暴露 的源区210进行刻蚀至露出沟道区209的表面，之后进行离子注入在沟道区209内形成沟 道区接触区203,最后再淀积一层金属以形成与源区210和沟道区209相接触的源极金属 212,如图13所示。采用该方法可以省略掉一步定义源区的光刻工艺，但是会增加对硅外延 层的刻蚀工艺。
[0050] 本发明的一种U形沟槽的功率器件的器件元胞可以成条状结构，也可以为井状结 构。其中，条状元胞结构的俯视示意图如图14所示，井状元胞结构的俯视示意图如图15所 /_J、1 〇
[0051] 本发明的【具体实施方式】中凡未涉到的说明属于本领域的公知技术，可参考公知技 术加以实施。
[0052] 以上【具体实施方式】及实施例是对本发明提出的一种U形沟槽的功率器件及其制 造方法技术思想的具体支持，不能以此限定本发明的保护范围，凡是按照本发明提出的技 术思想，在本技术方案基础上所做的任何等同变化或等效的改动，均仍属于本发明技术方 案保护的范围。
【权利要求】
1. 一种U形沟槽的功率器件，它包括： 半导体衬底底部的第一掺杂类型的漏区，以及位于所述漏区之上的半导体衬底内的第 一种掺杂类型的漂移区； 其特征在于还包括： 在所述漂移区内设有第二种掺杂类型的电荷补偿区，该电荷补偿区与所述漂移区之间 设有超结结构； 在所述电荷补偿区之上的半导体衬底内设有U形沟槽，该U形沟槽的底部延伸进入所 述漂移区； 在所述U形沟槽侧壁两侧的半导体衬底内分别设有第二种掺杂类型的沟道区，在该U 形沟槽的两个侧壁上分别设有覆盖该沟道区的栅氧化层、以及在该U形沟槽底部设有场氧 化层，该场氧化层的两侧呈鸟嘴形状； 在所述U形沟槽内设有覆盖所述栅氧化层和场氧化层的多晶硅栅极； 在所述半导体衬底内的两个沟道区之上分别设有第一种掺杂类型的源区。
2. 根据权利要求1所述的一种U形沟槽的功率器件，其特征在于所述U形沟槽底部设 有一个开口宽度小于所述U形沟槽开口宽度的凹槽，该凹槽的深度为10-100纳米，所述场 氧化层填满该凹槽。
3. 根据权利要求1所述的一种U形沟槽的功率器件，其特征在于所述第一种掺杂类型 为η型掺杂，则所述第二种掺杂类型为p型掺杂；或所述第一种掺杂类型为p型掺杂，则所 述第二种掺杂类型为η型掺杂。
4. 根据权利要求1所述的一种U形沟槽的功率器件，其特征在于所述场氧化层的厚度 大于所述栅氧化层的厚度。
5. 基于权利要求1所述的一种U形沟槽的功率器件的制造方法，它包括起始步骤： (1) 在所述第一种掺杂类型的漏区之上外延形成第一种掺杂类型的娃外延层； (2) 在所述硅外延层的表面形成硬掩膜层，之后进行光刻和刻蚀，在所述硅外延层内形 成U形沟槽； (3) 在所述U形沟槽的表面依次形成第一层绝缘薄膜和第二层绝缘薄膜； 其特征在于还包括以下继续步骤： (4) 进行离子注入，在所述U形沟槽底部的硅外延层内形成第二种掺杂类型的电荷补 偿区； (5) 通过各向异性的刻蚀方法刻蚀掉U形沟槽底部的所述第二层绝缘薄膜； (6) 刻蚀掉暴露的U形沟槽底部的所述第一层绝缘薄膜，并继续在U形沟槽的底部位置 进行10-100纳米厚度的硅外延层的刻蚀； (7) 通过氧化工艺在所述U形沟槽的底部形成场氧化层； (8) 完全刻蚀掉所述第二层绝缘薄膜、暴露的第一层绝缘薄膜和硬掩膜层； (9) 进行热氧化，在所述U形沟槽的两个侧壁上分别形成栅氧化层，该栅氧化层厚度小 于该U形沟槽底部形成的场氧化层厚度； (10) 进行多晶硅淀积和各向同性刻蚀，在所述U形沟槽内形成覆盖所述场氧化层和栅 氧化层的多晶硅栅极，该多晶硅栅极的顶部低于所述硅外延层的上表面； (11) 进行离子注入，在所述硅外延层内形成第二种掺杂类型的沟道区； (12)进行源极光刻和离子注入，在沟道区之上形成第一种掺杂类型的源区。
6. 根据权利要求5所述的一种U形沟槽的功率器件的制造方法，其特征在于所述步骤 (4)可在步骤（5)或步骤（6)之后进行。
7. 根据权利要求5所述的一种U形沟槽的功率器件的制造方法，其特征在于所述第一 层绝缘薄膜的材质为氧化硅。
8. 根据权利要求5所述的一种U形沟槽的功率器件的制造方法，其特征在于所述第二 层绝缘薄膜的材质为氮化硅或氮氧化硅。
9. 根据权利要求5所述的一种U形沟槽的功率器件的制造方法，其特征在于步骤（11) 所述的离子注入可在步骤（1)之后进行，在整个硅外延层的顶部由离子注入形成掺杂区。
10. 根据权利要求5所述的一种U形沟槽的功率器件的制造方法，其特征在于步骤（6) 为备选步骤。
【文档编号】H01L29/78GK104103693SQ201410357005
【公开日】2014年10月15日 申请日期:2014年7月25日 优先权日:2014年7月25日
【发明者】刘伟, 林曦, 王鹏飞, 龚轶 申请人:苏州东微半导体有限公司