分离栅极式存储器、半导体器件及其制作方法
【专利摘要】一种分离栅极式存储器、半导体器件及其制作方法。分离栅极式存储器额外设置一擦除栅，并将控制栅与擦除栅分别置于浮栅两侧，采用上述结构时，擦除操作不再由控制栅进行，而是由擦除栅进行，因而控制栅所需加的电压可以降低，如此可以减少沟道区的热电子效应，进而可以避免热电子效应引起的存储器件退化；此外，由于控制栅所需加的电压降低，因而控制栅下的栅氧化层可以变薄，控制栅及其下的栅氧化层的制作可以与外围电路区逻辑晶体管的栅极及其下的栅氧化层的制作工艺兼容，在电路设计上也更有利于与逻辑电路的兼容。
【专利说明】分离栅极式存储器、半导体器件及其制作方法
【技术领域】
[0001] 本发明涉及半导体制造【技术领域】，尤其涉及一种分离栅极式存储器、半导体器件 及其制作方法。
【背景技术】
[0002] 随机存储器，例如DRAM与SRAM，在使用过程中存在掉电后所存储的数据丢失的问 题。为了克服这个问题，人们已经设计并开发了多种非易失性存储器。最近，基于浮栅概念 的闪存由于其具有小的单元尺寸和良好的工作性能已成为最通用的非易失性存储器。非易 失性存储器主要包括两种基本的结构：堆叠栅极（stack gate)结构和分离栅极式（split gate)结构。堆叠栅极结构存储器包括依序形成于衬底上的遂穿氧化物层、存储电子的浮置 栅极多晶硅层、氧化物/氮化物/氧化物叠层和控制电子存储和释放的控制栅极多晶硅层。 分离栅极式结构存储器，如图1所示，也包括遂穿氧化物层11、存储电子的浮置栅极多晶硅 层12、氧化物/氮化物/氧化物叠层13和控制栅极多晶硅层14,但与堆叠栅极结构存储器 不同的是，控制栅极多晶硅层14分为两部分，第一部分141位于浮置栅极多晶硅层12与氧 化物/氮化物/氧化物叠层13形成的堆叠结构的上方部分区域，第二部分142位于上述堆 叠结构的一侧，遂穿氧化物层11位于控制栅极多晶硅层14与浮置栅极多晶硅层12之间。 为实现控制栅极多晶硅层14与衬底10、浮置栅极多晶硅层12与衬底10之间的隔绝，两者 之间分别设置栅氧化层15、16。在存储和擦写性能上，分离栅极式结构存储器避免堆叠栅极 结构存储器的过度擦写问题。
[0003] 在向分离栅极式快闪存储器写入和/或擦除数据时，通常使用相对于电源电压 Vcc的高电压源漏区形成热载流子通道，电子载流子遂穿过隔绝浮栅与源漏区的氧化层注 入浮栅或从浮栅中抽出。
[0004] 然而，实际使用中发现，上述分离栅极式快闪存储器存在一定问题。例如对于擦除 操作，一般使用的电压大于7V，例如为12V，这容易造成沟道区的热电子效应，使用一段时 间后，容易导致分离栅极式快闪存储器可靠性降低，即存储器出现性能退化。
[0005] 此外，通常，分离栅极式快闪存储器为实现一定功能，周围会存在外围电路 (Periphery Circuit)，主要为逻辑电路，包括逻辑晶体管。如果将分离栅极式快闪存储器 与逻辑晶体管都做在分立的集成芯片上，整个存储器的运行速度会受到快闪存储器和外围 电路间的信号传输带宽限制。目前，现有技术中出现了将逻辑晶体管嵌入分离栅极式快闪 存储器的集成半导体器件。
[0006] 参照图1所示，由于控制栅14 (具体为控制栅14的第二部分142)下的栅氧化层 15需较厚，这是因为，在擦除过程中，控制栅14施加高压，栅氧化层15若不足够厚，则会出 现从衬底10中拉电子进入控制栅14的问题。而外围电路区的逻辑晶体管的栅氧化层较 薄，上述集成半导体器件在制作过程中，具有较厚栅氧化层15的分离栅极式快闪存储器与 逻辑晶体管的制作工艺不兼容。
[0007] 有鉴于此，本发明提供一种新的分离栅极式存储器、半导体器件及其制作方法，以 解决上述技术问题。
【发明内容】
[0008] 本发明解决的问题是提高存储晶体管的性能可靠性，同时提高存储晶体管与外围 电路区逻辑晶体管的工艺兼容性。
[0009] 为解决上述问题，本发明的一方面提供一种分离栅极式存储器，包括：
[0010] 形成有源区与漏区的半导体衬底；
[0011] 位于部分源区与部分沟道区上的第一栅氧化层，以及位于所述第一栅氧化层上的 浮栅；
[0012] 位于另外部分沟道区与部分漏区上的第二栅氧化层，以及位于所述第二栅氧化层 上的控制栅，所述第一栅氧化层以及浮栅的侧壁与所述第二栅氧化层以及控制栅的侧壁之 间具有绝缘层；
[0013] 位于所述源区的绝缘氧化层，以及位于所述绝缘氧化层上的擦除栅；
[0014] 以及位于所述擦除栅与所述浮栅之间的遂穿绝缘层。
[0015] 可选地，所述分离栅极式存储器为一对，该两个分离栅极式存储器沿所述擦除栅 呈镜面对称。
[0016] 可选地，所述第二栅氧化层的厚度范围为lnm?10nm。
[0017] 可选地，所述源区设置有导电插塞，用于对所述源区施加电压。
[0018] 可选地，所述绝缘层的厚度范围为20nm?lOOnm。
[0019] 本发明的另一方面提供一种半导体器件，包括：存储单元区与外围电路区，所述 外围电路区具有逻辑晶体管，其中所述存储单元区具有上述任一项所述的分离栅极式存储 器。
[0020] 本发明的第三方面提供一种半导体器件的制作方法，包括：
[0021] 提供至少包括存储单元区与外围电路区的半导体衬底；
[0022] 在所述半导体衬底表面自下而上依次形成第一氧化层以及第一多晶硅层，在所述 第一多晶硅层上形成具有第一沟槽的硬掩膜层，第一沟槽及周围部分区域的硬掩膜层位于 存储单元区，另外部分区域的硬掩膜层位于外围电路区；
[0023] 在所述第一沟槽的侧壁形成第一侧墙，以所述第一侧墙为掩膜刻蚀所述第一多晶 硅层与至少部分厚度的第一氧化层形成第二沟槽；
[0024] 在所述第二沟槽底部的半导体衬底进行离子注入以形成存储晶体管的源区；
[0025] 在所述第二沟槽的底部及侧壁形成第二氧化层，在所述第二氧化层上形成第二多 晶硅层至填满所述第二沟槽，所述第二沟槽内的第二多晶硅层形成擦除栅，所述第二沟槽 侧壁的第二氧化层形成隧穿绝缘层，所述第二沟槽底部的第二氧化层和第一氧化层形成绝 缘氧化层；
[0026] 光刻刻蚀去除硬掩膜层及其下的第一多晶娃层与第一氧化层暴露出第一侧墙、第 一多晶硅层以及第一氧化层的侧壁以及半导体衬底表面，保留的第一侧墙下的第一多晶硅 层与第一氧化层分别形成浮栅与第一栅氧化层；
[0027] 在暴露出的所述第一侧墙、第一多晶硅层以及第一氧化层的侧壁形成第二侧墙；
[0028] 在所述暴露出的半导体衬底表面自下而上形成第三氧化层以及第三多晶硅层，光 刻刻蚀所述第三氧化层以及第三多晶硅层以在存储单元区分别形成第二栅氧化层与控制 栅，在外围电路区形成逻辑晶体管的栅氧化层与栅极；
[0029] 在第二栅氧化层与控制栅的侧壁以及逻辑晶体管的栅氧化层与栅极的侧壁形成 第三侧墙，以所述第三侧墙为掩膜进行离子注入，分别形成存储晶体管的漏区以及逻辑晶 体管的源漏区。
[0030] 可选地，形成所述第二沟槽时，以第一侧墙为掩膜刻蚀所述第一多晶硅层与全部 厚度的第一氧化层，所述第二沟槽的底部及侧壁形成第二氧化层后，第二沟槽底部的第二 氧化层形成绝缘氧化层。
[0031] 可选地，所述制作方法还包括：在所述存储晶体管的漏区以及逻辑晶体管的源漏 区形成层间介质层，所述层间介质层还形成在存储晶体管的部分源区表面，在所述在存储 晶体管的源区表面上的层间介质层内形成连接所述源区的导电插塞。
[0032] 可选地，所述第二侧墙采用化学气相沉积法形成，厚度范围为20nm?100nm。
[0033] 与现有技术相比，本发明的技术方案具有以下优点：额外设置一擦除栅，并将控制 栅与擦除栅分别置于浮栅两侧，采用上述结构时，擦除操作不再由控制栅进行，而是由擦除 栅进行，因而控制栅所需加的电压可以降低，如此可以避免沟道区的热电子效应，进而避免 该热电子效应导致的存储器性能退化；此外，由于控制栅所需加的电压降低，因而控制栅下 的栅氧化层可以变薄，控制栅及其下的栅氧化层的制作可以与外围电路区逻辑晶体管的栅 极及其下的栅氧化层的制作工艺兼容；其三，在电路设计上也更有利于与逻辑电路的兼容。
【专利附图】
【附图说明】
[0034] 图1是现有技术中的分离栅极式存储器的剖面结构示意图；
[0035] 图2是本发明实施例中的分离栅极式存储器的剖面结构示意图；
[0036] 图3至图9是本发明一实施例中的半导体器件在制作过程中不同阶段的剖面结构 示意图；
[0037] 图10至图11是本发明另一实施例的半导体器件在不同制作阶段的剖面结构示意 图。
【具体实施方式】
[0038] 如【背景技术】中所述，现有的分离栅极式晶体管在擦除操作过程中需在控制栅上施 加高电压，这会引起沟道区的热电子效应，导致使用一段时间后，分离栅极式晶体管的性能 不可靠，此外，该控制栅所加的高电压会导致其下的栅氧化层需较厚，而外围电路区的逻辑 晶体管的栅氧化层较薄，上述集成半导体器件在制作过程中，具有较厚栅氧化层的分离栅 极式快闪存储器与逻辑晶体管的制作工艺不兼容。针对上述问题，本发明提供一种分离栅 极式存储器，额外设置一擦除栅，并将控制栅与擦除栅分别置于浮栅两侧，采用上述结构 时，擦除操作不再由控制栅进行，而是由擦除栅进行，因而控制栅所需加的电压可以降低， 如此可以避免沟道区的热电子效应，进而避免该热电子效应导致的存储器性能退化；此外， 由于控制栅所需加的电压降低，因而控制栅下的栅氧化层可以变薄，控制栅及其下的栅氧 化层的制作可以与外围电路区逻辑晶体管的栅极及其下的栅氧化层的制作工艺兼容。
[0039] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的具体实施例做详细的说明。
[0040] 图2所示为本发明一实施例提供的分离栅极式存储器，该存储器包括：
[0041] 形成有源区201与漏区202的半导体衬底20,源区201与漏区202之间为沟道区 203 ；
[0042] 位于部分源区201与部分沟道区203上的第一栅氧化层41，以及位于第一栅氧化 层41上的浮栅42 ;
[0043] 位于另外部分沟道区203与部分漏区202上的第二栅氧化层43,以及位于第二栅 氧化层43上的控制栅44,第一栅氧化层41以及浮栅42的侧壁与第二栅氧化层43以及控 制栅44的侧壁之间具有绝缘层45 ;
[0044] 位于源区201的绝缘氧化层46,以及位于绝缘氧化层46上的擦除栅47 ;
[0045] 以及位于擦除栅47与浮栅42之间的遂穿绝缘层48。
[0046] 分离栅极式存储器例如为P型存储器，即源区201与漏区202注入的离子为N型 离子，例如磷等。上述分离栅极式存储器的工作过程如下：
[0047] 读取操作：源区201与半导体衬底20接地，在控制栅44上施加1. 2V，沟道区203 的B段打开，此时，若浮栅42中存有电子，则沟道区203的A段关闭，沟道区203整体关闭， 在漏区202施加0. 8V时，沟道区203几乎无电流，此时即可获知浮栅42中存有电子；若浮 栅42中无电子，则沟道区203的A段打开，沟道区203整体打开，在漏区202施加0. 8V时， 沟道区203形成有电流，此时即可获知浮栅42中未存电子。
[0048] 写入操作：半导体衬底20接地，控制栅44施加1. IV，沟道区203的B段打开，源 区201施加9V，漏区202施加0. 5V，沟道区203中，电子从漏区202流入源区201，流动过程 中，部分电子跃迁入浮栅42中被保存。
[0049] 擦除操作：源区201、漏区202与半导体衬底20接地，擦除栅47施加7V，擦除栅47 与浮栅42之间具有一定压差，浮栅42中电子被拉入擦除栅47中。
[0050] 对于上述的分离栅极式存储器，在读取操作中，控制栅44上施加的电压范围为 1.0V?1.8V。写入操作中，控制栅44上施加的电压范围为1.0V?1.8V。擦除操作中，擦 除栅47施加的电压范围为7V?9V。需要说明的是，通过调整控制栅44下的第二栅氧化层 43的厚度，可以调节沟道区B段所需的开启电压与外围电路区的逻辑晶体管的电压一致， 从而在电路设计上该分离栅极式存储器也更有利于与逻辑电路兼容。沟道区B段的开启电 压即在读写操作时，控制栅44上所施加的电压。
[0051] 一个实施例中，例如对于沟道区B段所需的开启电压为1. 0V?1. 8V，控制栅44下 的第二栅氧化层43的厚度范围为lnm?10nm。
[0052] 控制栅44、擦除栅47的电压施加可以通过金属互连结构实现，为降低接触电阻， 控制栅44、擦除栅47的上表面形成有金属硅化物（未图示）。对源区201的电压施加可以 通过与源区201接触的导电插塞或该导电插塞连接的金属互连结构实现。
[0053] 可以理解的是，由于擦除过程不再由控制栅44控制，而读写过程中控制栅44不需 加高压，因而分离栅极式存储器的读写以及擦除过程控制栅44都不需施加高压，这可以降 低沟道区的热电子效应，提高分离栅极式存储器的可靠性。此外，控制栅44不需施加高压 会使得其下的栅氧化层（具体为第二栅氧化层43)不需太厚，一个实施例中，上述厚度范围 为 lnm ?10nm。
[0054] 基于上述的分离栅极式存储器，本发明一实施例还提供了一种半导体器件及其制 作方法。
[0055] 以下首先介绍制作方法。
[0056] 具体地，首先参照图3所示，提供至少包括存储单元区I与外围电路区II的半导 体衬底20。
[0057] 半导体衬底20的材质例如为硅、锗、绝缘体上硅（SOI)等，存储单元区I用于形成 分离栅极式存储器，外围电路区II用于形成逻辑晶体管。
[0058] 仍参照图3所示，在半导体衬底20表面自下而上依次形成第一氧化层21以及第 一多晶娃层22,在第一多晶娃层22上形成具有第一沟槽231的硬掩膜层23,第一沟槽231 及周围部分区域的硬掩膜层23位于存储单元区I，另外部分区域的硬掩膜层23位于外围 电路区II。
[0059] 第一多晶硅层22用于形成分离栅极式存储器的浮栅42 (参见图8所示），相应地， 第一氧化层21用于形成隔绝浮栅42与半导体衬底10的第一栅氧化层41 (参见图8所示）。 第一氧化层21的材质例如为氧化硅，也可以为现有的栅氧化层材质。硬掩膜层23的材质 例如为氮化硅，也可以为现有的硬掩膜层材质。形成第一沟槽231的方法为光刻、刻蚀法。
[0060] 之后，继续参照图3所示，在第一沟槽231的侧壁形成第一侧墙24,以第一侧墙24 为掩膜刻蚀第一多晶娃层22与第一氧化层21形成图4所不的第二沟槽232。
[0061] 上述刻蚀采用干法刻蚀，刻蚀气体例如为CF4。
[0062] 第一侧墙24的材质例如为氧化娃，其形成方法为回蚀（Etch Back)，即无掩膜板 刻蚀。
[0063] 参照图5所示，对第二沟槽232底部的半导体衬底20进行离子注入以形成存储晶 体管的源区201。
[0064] 本实施例中，形成的分离栅极式存储晶体管为P型存储晶体管，因而注入的离子 为N型离子，例如磷等，注入剂量及深度参照现有的PM0S晶体管的注入剂量及深度。
[0065] 接着，参照图6所示，在第二沟槽232底部及侧壁形成第二氧化层25,在第二氧化 层25上形成第二多晶硅层26至填满该第二沟槽232,该第二沟槽232内的第二多晶硅层 26形成擦除栅47 (参照图7所示），第二沟槽232侧壁的第二氧化层25形成隧穿绝缘层 48 (参照图7所示），第二沟槽底部232的第二氧化层25形成绝缘氧化层46 (参照图7所 示）。
[0066] 在具体实施过程中，采用物理气相沉积或化学气相沉积在第二沟槽232外的硬掩 膜层23、第二沟槽232侧壁以及底部依次沉积第二氧化层25、第二多晶硅层26。第二氧化 层25较薄，后续沉积的第二多晶硅层26较厚以用来填满第二沟槽232,之后，化学机械研磨 去除第二沟槽232外的第二氧化层25、第二多晶硅层26至硬掩膜层23表面暴露出来。 [0067] 之后，参照图6与图7所示，光刻刻蚀去除硬掩膜层23及其下的第一多晶硅层22 与第一氧化层21暴露出第一侧墙24、第一多晶硅层22以及第一氧化层21的侧壁以及半导 体衬底20表面，保留的第一侧墙24下的第一多晶硅层22与第一氧化层21分别形成浮栅 42 (参照图8所示）与第一栅氧化层41。
[0068] 仍参照图7所不，在暴露出的所述第一侧墙24、第一多晶娃层22以及第一氧化层 21的侧壁形成第二侧墙27。
[0069] 第二侧墙27可以通过在擦除栅47、露出的所述第一侧墙24、第一多晶硅层22以 及第一氧化层21的侧壁以及半导体衬底20表面沉积一层氮化硅或氧化硅，优选采用化学 气相沉积法，厚度范围为20nm?lOOnm，后通过回蚀方法形成。
[0070] 继续参照图7所示，在暴露出的半导体衬底20表面自下而上形成第三氧化层28 以及第三多晶硅层29,光刻刻蚀第三氧化层28以及第三多晶硅层29,参照图8所示，以在 存储单元区I分别形成第二栅氧化层43与控制栅44,在外围电路区II形成逻辑晶体管的 栅氧化层50与栅极51。
[0071] 参见图7与图8所示，第二侧墙27用于形成隔绝浮栅42与控制栅44的绝缘层 45。
[0072] 参照图9所示，在第二栅氧化层43与控制栅44的侧壁以及逻辑晶体管的栅氧化 层50与栅极51的侧壁形成第三侧墙30,以第三侧墙30为掩膜进行离子注入，分别形成存 储晶体管的漏区202以及逻辑晶体管的源区204与漏区205。
[0073] 为在源区201形成导电插塞，上述制作方法还包括：在存储晶体管的漏区202以及 逻辑晶体管的源漏区204、205形成层间介质层（未图示），该层间介质层还形成在存储晶体 管的部分源区201表面，在存储晶体管的源区201表面上的层间介质层内形成连接该源区 201的导电插塞（未图示）。
[0074] 可以看出，上述制作方法中，形成了一对分离栅极式存储器，该两个分离栅极式存 储器沿擦除栅47呈镜面对称。
[0075] 基于上述制作方法，本发明还提供了一种半导体器件，如图9所示，包括：存储单 元区I与外围电路区II，存储单元区I具有上述的分离栅极式存储器，外围电路区II具有 逻辑晶体管。
[0076] 图10至图11所示为本发明另一实施例提供的半导体器件在不同制作阶段的剖面 结构示意图。参照图10所示，与图4中的实施例的区别在于，形成第二沟槽232时，第一氧 化层21并未全部去除，保留了部分厚度。在形成源区201过程中，保留的第一氧化层21能 避免注入离子对半导体衬底20表面造成的损伤。相应地，参照图11所示，所形成的半导体 器件中，绝缘氧化层46不仅包括第二沟槽232底部的第二氧化层25,还包括第二沟槽232 底部的第一氧化层21。
[0077] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本 发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所 限定的范围为准。
【权利要求】
1. 一种分离栅极式存储器，其特征在于，包括： 形成有源区与漏区的半导体衬底； 位于部分源区与部分沟道区上的第一栅氧化层，以及位于所述第一栅氧化层上的浮 栅； 位于另外部分沟道区与部分漏区上的第二栅氧化层，以及位于所述第二栅氧化层上的 控制栅，所述第一栅氧化层以及浮栅的侧壁与所述第二栅氧化层以及控制栅的侧壁之间具 有绝缘层； 位于所述源区的绝缘氧化层，以及位于所述绝缘氧化层上的擦除栅； 以及所述位于所述擦除栅与所述浮栅之间的遂穿绝缘层。
2. 根据权利要求1所述的分离栅极式存储器，其特征在于，所述分离栅极式存储器为 一对，该两个分离栅极式存储器沿所述擦除栅呈镜面对称。
3. 根据权利要求1所述的分离栅极式存储器，其特征在于，所述第二栅氧化层的厚度 范围为lnm?10nm。
4. 根据权利要求1所述的分离栅极式存储器，其特征在于，所述源区设置有导电插塞， 用于对所述源区施加电压。
5. 根据权利要求1所述的分离栅极式存储器，其特征在于，所述绝缘层的厚度范围为 20nm ?lOOnm。
6. -种半导体器件，包括：存储单元区与外围电路区，所述外围电路区具有逻辑晶体 管，其特征在于，所述存储单元区具有权利要求1至5中任一项所述的分离栅极式存储器。
7. -种半导体器件的制作方法，其特征在于，包括： 提供至少包括存储单元区与外围电路区的半导体衬底； 在所述半导体衬底表面自下而上依次形成第一氧化层以及第一多晶硅层，在所述第一 多晶硅层上形成具有第一沟槽的硬掩膜层，第一沟槽及周围部分区域的硬掩膜层位于存储 单元区，另外部分区域的硬掩膜层位于外围电路区； 在所述第一沟槽的侧壁形成第一侧墙，以所述第一侧墙为掩膜刻蚀所述第一多晶硅层 与至少部分厚度的第一氧化层形成第二沟槽； 对所述第二沟槽底部的半导体衬底进行离子注入以形成存储晶体管的源区； 在所述第二沟槽的底部及侧壁形成第二氧化层，在所述第二氧化层上形成第二多晶硅 层至填满所述第二沟槽，所述第二沟槽内的第二多晶硅层形成擦除栅，所述第二沟槽侧壁 的第二氧化层形成隧穿绝缘层，所述第二沟槽底部的第二氧化层和第一氧化层形成绝缘氧 化层； 光刻刻蚀去除硬掩膜层及其下的第一多晶硅层与第一氧化层暴露出第一侧墙、第一多 晶硅层以及第一氧化层的侧壁以及半导体衬底表面，保留的第一侧墙下的第一多晶硅层与 第一氧化层分别形成浮栅与第一栅氧化层； 在暴露出的所述第一侧墙、第一多晶硅层以及第一氧化层的侧壁形成第二侧墙； 在所述暴露出的半导体衬底表面自下而上形成第三氧化层以及第三多晶硅层，光刻刻 蚀所述第三氧化层以及第三多晶硅层以在存储单元区分别形成第二栅氧化层与控制栅，在 外围电路区形成逻辑晶体管的栅氧化层与栅极； 在第二栅氧化层与控制栅的侧壁以及逻辑晶体管的栅氧化层与栅极的侧壁形成第三 侧墙，以所述第三侧墙为掩膜进行离子注入，分别形成存储晶体管的漏区以及逻辑晶体管 的源漏区。
8. 根据权利要求7所述的制作方法，其特征在于，形成所述第二沟槽时，以第一侧墙为 掩膜刻蚀所述第一多晶硅层与全部厚度的第一氧化层，所述第二沟槽的底部及侧壁形成第 二氧化层后，第二沟槽底部的第二氧化层形成绝缘氧化层。
9. 根据权利要求7所述的制作方法，其特征在于，还包括：在所述存储晶体管的漏区以 及逻辑晶体管的源漏区形成层间介质层，所述层间介质层还形成在存储晶体管的部分源区 表面，在所述在存储晶体管的源区表面上的层间介质层内形成连接所述源区的导电插塞。
10. 根据权利要求7所述的制作方法，其特征在于，所述第二侧墙采用化学气相沉积法 形成，厚度范围为20nm?100nm。
【文档编号】H01L27/105GK104091803SQ201410356810
【公开日】2014年10月8日 申请日期:2014年7月24日 优先权日:2014年7月24日
【发明者】张凌越 申请人:上海华虹宏力半导体制造有限公司