一种半导体器件及其制备方法、电子装置与流程

本发明涉及半导体制造领域，具体地，本发明涉及一种半导体器件及其制备方法、电子装置。

背景技术：

随着对于高容量的半导体存储装置需求的日益增加，这些半导体存储装置的集成密度受到人们的更多关注，为了增加半导体存储装置的集成密度，现有技术中采用了许多不同的方法，例如通过减小存储单元尺寸和/或改变结构单元而在单一晶圆上形成更多个存储单元，对于通过改变单元结构增加集成密度的方法来说，已经尝试过通过改变有源区的平面布置或改变单元布局来减小单元面积。

NAND闪存是一种比硬盘驱动器更好的存储方案，由于NAND闪存以页为单位读写数据，所以适合于存储连续的数据，如图片、音频或其他文件数据；同时因其成本低、容量大且写入速度快、擦除时间短的优点在移动通讯装置及便携式多媒体装置的存储领域得到了广泛的应用。目前，为了提高NAND闪存的容量，需要在制备过程中提高NAND闪存的集成密度。

在所述NAND闪存制备过程中，首先形成掩膜层、浮栅结构以及位于所述掩膜层、浮栅结构之间的浅沟槽隔离结构，然后执行存储单元打开(cell open,COPEN)的步骤，所述COPEN步骤是指去除部分所述浅沟槽隔离结构中的氧化物，以露出所述浮栅结构的部分侧壁，以便后续制备的ONO介质层和控制栅极能和所述浮栅结构形成稳定的接触，避免由于器件尺寸减小引起接触不稳定的情况。

常规的COPEN步骤之后得到的所述浮栅结构的部分侧壁是竖直的(vertical)，而且所述侧壁在蚀刻过程中被损坏，对所述半导体器件的存储能力造成影响，使所述半导体器件的编程速度降低，甚至失效。

此外，随着半导体器件尺寸的不断缩小，器件的稳定性成为器件安全的最重要因素，随着器件物理尺寸的不断缩小，存储单元之间的间距进一步缩小，因此存储单元之间的影响已经成为影响器件稳定性的首要因素，由于在COPEN工艺中使浮栅侧壁受到损害，使浮栅结构(侧壁)不够均一，进一步加剧了存储单元之间的影响，从而使器件的性能和良率降低。

因此，需要对目前NAND制备方法作进一步的改进，以便消除上述问题。

技术实现要素：

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决所述在现有技术中存在的问题，提供了一种半导体器件的制备方法，包括：

步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干浮栅结构，在相邻的所述浮栅结构之间形成有向下延伸至所述半导体衬底中的浅沟槽隔离结构；

步骤S2：回蚀刻去除所述浅沟槽隔离结构中的部分隔离氧化物，以露出所述浮栅结构的侧壁；

步骤S3：选用化学下游蚀刻的方法蚀刻所述浮栅结构的侧壁，以使所述浮栅结构的侧壁平滑、均一。

可选地，所述步骤S1包括：

步骤S11：提供半导体衬底，在所述半导体衬底上形成有浮栅材料层和硬掩膜层；

步骤S12：图案化所述硬掩膜层和所述浮栅材料层，以形成所述浮栅结构；

步骤S13：选用化学下游蚀刻的方法对所述步骤S12中的所述浮栅结构的侧壁进行蚀刻。

可选地，所述化学下游蚀刻选用CF4，气流量为100-1000sccm。

可选地，所述化学下游蚀刻的功率为100-2000W。

可选地，所述化学下游蚀刻的温度为0℃-200℃，时间为10s-600s。

可选地，所述步骤S1还包括：

步骤S14：在所述浮栅结构的侧壁上形成氧化物层，以保护所述浮栅结构的侧壁；

步骤S15：以所述硬掩膜层和所述浮栅结构为掩膜蚀刻所述半导体衬底，以在所述半导体衬底中形成浅沟槽；

步骤S16：选用隔离氧化物填充所述浅沟槽并平坦化，以形成所述浅沟槽隔离结构；

步骤S17：去除所述硬掩膜层。

可选地，在所述步骤S1中，所述浮栅结构选用离子掺杂的多晶硅和/或无定型多晶硅。

可选地，所述离子掺杂的多晶硅的掺杂剂量为1E20-5E20。

本发明还提供了一种基于上述的方法制备得到的半导体器件。

本发明还提供了一种电子装置，包括上述的半导体器件。

本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，所述方法改变现有技术中的工艺步骤，在执行COPEN工艺步骤之后，进一步执行CDE步骤，以使所述浮栅结构的侧壁更加平滑，使浮栅结构之间的LER性能极大提高，同时使所述浮栅结构更加均一，以提高与后续形成的控制栅极结构之间的耦合性能，进一步提高器件的性能和良率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，

图1a-1d为选用CDE对凹凸不平的表面进行处理的结构示意图；

图2为本发明实施例中半导体器件中浮栅侧壁在CDE前后的SEM示意图；

图3为本发明实施例中半导体器件制备的工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

目前所述半导体器件的制备方法包括以下步骤：首先提供半导体衬底，在所述半导体衬底上形成浮栅材料层以及硬掩膜层，然后图案化所述硬掩膜层(HM etch)，并以所述硬掩膜层为掩膜蚀刻所述浮栅材料层，以形成浮栅结构，然后沉积ALD氧化物层，以在所述浮栅结构侧壁上形成氧化物层，然后以所述硬掩膜层和所述浮栅结构为掩膜蚀刻所述半导体衬底，以在所述半导体衬底中形成浅沟槽，然后选用浅沟槽隔离材料填充所述浅沟槽，并进行平坦化，以形成浅沟槽隔离结构，然后去除所述硬掩膜层，然后执行存储单元打开(cell open,COPEN)的步骤，去除部分所述浅沟槽隔离结构中的氧化物，以露出所述浮栅结构的部分侧壁。

由于在蚀刻形成所述浅沟槽的过程中会对所述浮栅侧壁造成损坏，使浮栅均一性变差、浮栅结构不够均一，进一步加剧了存储单元之间的影响，从而使器件的性能和良率降低。

实施例1

本发明为了解决现有技术中存在的问题，对所述半导体器件的制备工艺步骤以及所述步骤中的参数进行了改进，以便消除上述问题，下面对本发明所述半导体器件的制备方法作进一步的说明。

首先，执行步骤201，提供半导体衬底，在所述半导体衬底上依次形成浮栅材料层和硬掩膜层。

具体地，其中，所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。

在所述半导体衬底上形成浮栅材料层、掩膜层，并且图案化，以形成浮栅结构和浅沟槽。

在所述半导体衬底上形成浮栅材料层，所述浮栅材料层可以选用离子掺杂的多晶硅或无定型多晶硅，或离子掺杂的多晶硅和无定型多晶硅的结合，以在后续的步骤中形成浮栅结构。

可选地，所述离子掺杂的多晶硅的掺杂剂量为1E20-5E20。

其中所述掩膜层204可以选用硬掩膜层，例如SiN，以在形成浅沟槽的过程中保护所述浮栅层不受到损坏。

执行步骤202，图案化所述掩膜层、浮栅层，以形成所述浮栅结构。

在该步骤中，可以在硬掩膜层上形成具有图案的光刻胶层，以该光刻胶层为掩膜对硬掩膜层进行干法刻蚀，以将图案转移至硬掩膜层，并以光刻胶层和硬掩膜层为掩膜对浮栅材料层进行刻蚀，以形成浮栅结构。

其中，所述浮栅结构的数目并不局限与某一数值范围。

执行步骤203，选用化学下游蚀刻的方法对所述浮栅结构的侧壁进行处理。

在该蚀刻步骤中所述浮栅结构的侧壁不够均一，或者受到一定程度的损坏，因此在该步骤中可以执行化学下游蚀刻(chemical downstream etch，CDE)，以使所述浮栅结构的侧壁更加平滑。

选用化学下游蚀刻(chemical downstream etch，CDE)的方法可以使所述浮栅结构之间的线形间隔不仅保持良好的(line width roughness，LWR)，而且所述浮栅结构更加均一，性能进一步提高。

在该步骤中所述化学下游蚀刻选用CF4，气流量为100-1000sccm。

可选地，所述化学下游蚀刻的功率为100-2000W。

可选地，所述化学下游蚀刻的温度为0℃-200℃，时间为10s-600s。

执行步骤204，在所述浮栅的侧壁上形成氧化物层，以保护所述浮栅的侧壁。

其中，所述氧化物层可以选用本领域常用的氧化物材料，例如二氧化物硅等，但不局限于某一种。

其中，在该步骤中共形沉积所述氧化物层。

可选地，所述氧化物层可以在后续COPEN过程中去除，不需要增加额外的去除步骤，以进一步简化该工艺。

执行步骤205，以所述硬掩膜层和所述浮栅为掩膜蚀刻所述半导体衬底，以在所述半导体衬底中形成浅沟槽。

具体地，在该步骤中以硬掩膜层为掩膜对半导体衬底进行刻蚀，以形成浅沟槽。

在该步骤中可以选用干法蚀刻或者湿法蚀刻，在一实施方式中，可以选择N2中的作为蚀刻气氛，还可以同时加入其它少量气体例如CF4、CO2、O2，所述蚀刻压力可以为2-200mTorr，可选为2-30mTorr，功率为500-900W，在本发明中所述蚀刻时间为5-80s，可选为10-60s，同时在本发明中选用较大的气体流量，在本发明所述N2的流量为30-300sccm，可选为50-100sccm。

执行步骤206，沉积隔离氧化物并平坦化，以形成所述浅沟槽隔离结构。

进一步，可以在硬掩膜层上和浅沟槽内形成隔离氧化物，所述隔离氧化物可以为氧化硅、氮氧化硅和/或其它现有的低介电常数材料；执行化学机械研磨工艺并停止在硬掩膜层上，以形成浅沟槽隔离结构。

执行步骤207，去除硬掩膜层，以露出所述浮栅结构。

具体地，在该步骤中选用湿法蚀刻去除所述硬掩膜层，例如选用H3PO4蚀刻液去除所述硬掩膜层，由于去除硬掩膜层的方法本领域所公知，因此不再详述。

执行步骤208，回蚀刻去除所述浅沟槽隔离结构中的部分隔离氧化物，以露出所述浮栅结构的侧壁。

具体地，在该步骤中通过干法蚀刻去除所述浅沟槽隔离结构中的部分氧化物，形成凹槽，以露出所述浮栅结构的部分侧壁，以使所述浮栅结构在后续的步骤中能和控制栅结构具有更大的接触面积，该步骤称为存储单元打开的步骤(cell open,COPEN)，即通过去除部分所述浮栅之间的浅沟槽隔离氧化物，以露出部分所述浮栅结构，以便在沉积多晶硅层之后能和所述浮栅结构形成稳定的接触，避免由于器件尺寸减小引起接触不稳定的问题。

可选地，该步骤选用地毯式干法蚀刻(Blank etch)去除所述浅沟槽隔离结构中的部分氧化物。

在该步骤中为了防止对所述浮栅结构的侧壁造成损坏，选用和所述浮栅结构具有较大蚀刻选择比的蚀刻方法，可选地，在该步骤中选用至少包含O2的刻蚀气氛，选用包含O2的刻蚀气氛不仅可以提高所述氧化物和所述浮栅结构的蚀刻选择比，而且可以使露出所述侧壁具有更加圆滑的轮廓(rounding profile)，以提高所述浮栅结构和控制栅结构的耦合效果。

进一步，在本发明的实施方式中，所述蚀刻气氛除了包含O2以外，还可以进一步包含C4F8和/或CO，以进一步提高所述浮栅结构和氧化物的蚀刻选择比，以降低对所述浮栅结构侧壁的损坏。

可选地，在露出所述浮栅结构的部分侧壁之后，所述方法还进一步包括执行湿法清洗的步骤。所述湿法清洗步骤中选用DHF，通过所述湿法清洗不仅可以减小浅沟槽隔离结构中氧化物的孔洞，而且可以降低所述氧化物表面的粗糙度，以提高器件的性能和良率。

可选地，在该步骤中可以同时去除所述浮栅结构侧部的氧化物层。

执行步骤209，选用化学下游蚀刻的方法处理所述浮栅的侧壁，以使所述浮栅的侧壁平滑且均一。

具体地，在该步骤中所述化学下游蚀刻选用CF4，气流量为100-1000sccm。

可选地，所述化学下游蚀刻的功率为100-2000W。

可选地，所述化学下游蚀刻的温度为0℃-200℃，时间为10s-600s。

其中，所述化学下游蚀刻的步骤如图1a-1d所示，所述浮栅结构的侧壁101如图1a所示，其表面凹凸不平，其LWR性能以及浮栅结构的均一性均很低，然后通过在所述浮栅结构侧壁上形成氧化物层102，然后对其进行化学下游蚀刻，其表面的性能逐步平滑，如图1b-1d所示。

其中，图2为本发明实施例中半导体器件中浮栅侧壁在CDE前后的SEM示意图，左侧为CDE之前的示意图，右侧为CDE之后的示意图，从图中可以看出去表面性能得到极大提高，使浮栅结构更加均一。

需要说明的是本发明所述方法不仅仅局限于制备NAND器件，还可以用于制备其他包含STI或者深沟槽步骤的工艺中，在此不再赘述。

本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，所述方法改变现有技术中的工艺步骤，在执行COPEN工艺步骤之后，进一步执行CDE步骤，以使所述浮栅结构的侧壁更加平滑，使浮栅结构之间的LER性能极大提高，同时使所述浮栅结构更加均一，以提高与后续形成的控制栅极结构之间的耦合性能，进一步提高器件的性能和良率。

至此，完成了本发明实施例的COPEN工艺的相关步骤的介绍。在上述步骤之后，还可以包括其他相关步骤，例如在所述浮栅结构上形成控制栅，以及NAND存储器件的其他常规步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。

其中，图3为本发明实施例中NAND器件制备的工艺流程图，具体地，包括以下步骤：

步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干浮栅结构，在相邻的所述浮栅结构之间形成有向下延伸至所述半导体衬底中的浅沟槽隔离结构；

步骤S2：回蚀刻去除所述浅沟槽隔离结构中的部分隔离氧化物，以露出所述浮栅结构的侧壁；

步骤S3：选用化学下游蚀刻的方法蚀刻所述浮栅结构的侧壁，以使所述浮栅结构的侧壁平滑、均一。

实施例2

本发明还提供了一种半导体器件，所述半导体器件选用实施例1所述的方法制备。通过本发明所述方法制备得到的半导体器件中浮栅结构的侧壁没有受到损坏，而且所述浮栅结构的侧壁更加平滑，提高了与后续形成的控制栅结构之间的耦合性能，进一步提高器件的性能和良率。

实施例3

本发明还提供了一种电子装置，包括实施例2所述的半导体器件。其中，半导体器件为实施例2所述的半导体器件，或根据实施例1所述的制备方法得到的半导体器件。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。