具有优化的膜方案的高良率RRAM单元的制作方法

本申请是于2014年4月2日提交的美国申请第14/242，983号的部分继续申请。

技术领域

本发明涉及具有优化的膜方案的高良率RRAM单元。

背景技术：

许多现代电子器件含有配置为存储数据的电子存储器。电子存储器可以是易失性存储器或非易失性存储器。易失性存储器当其通电时存储数据，而非易失性存储器当其断电时能够存储数据。电阻式随机存取存储器(RRAM)由于其简单的结构以及与CMOS逻辑制造工艺的兼容性而成为下一代非易失性存储器技术的一个有前景的候选。RRAM单元包括垂直地位于两个电极之间的电阻式数据存储层，其中，两个电极设置在后段制程(BEOL)金属化层内。

技术实现要素：

为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种形成电阻式随机存取存储器(RRAM)单元的方法，包括：在下部金属互连层上方形成底电极；在所述底电极上形成具有第一厚度的可变电阻的介电数据存储层；在所述介电数据存储层上形成覆盖层，其中，所述覆盖层具有第二厚度，所述第二厚度比所述第一厚度厚约2倍至约3倍的范围内；在所述覆盖层上方形成顶电极；以及在所述顶电极上方形成上部金属互连层。

在上述方法中，所述介电数据存储层的所述第一厚度在约40埃和约 60埃的范围内。

在上述方法中，所述覆盖层的所述第二厚度在约75埃和约150埃的范围内。

在上述方法中，还包括：在形成所述介电数据存储层之后实施保留烘烤，其中，在约150℃和约250℃的范围内的温度下实施所述保留烘烤，并且持续时间在约24小时和约100小时的范围内。

在上述方法中，所述介电数据存储层包括以下中的一种或多种：氧化铪钽(HfTaO)、氧化钽铝(TaAlO)、氧化铪硅(HfSiO)和氧化钽硅(TaSiO)。

在上述方法中，所述介电数据存储层包括氧化铪铝(HfAlO)。

在上述方法中，形成所述介电数据存储层包括：实施分别形成氧化铪(HfO)层的多个第一原子层沉积(ALD)沉积周期；以及实施分别在下面的氧化铪(HfO)层上形成氧化铝(AlO)层的多个第二ALD沉积周期。

在上述方法中，形成所述HfO层，包括：实施第一前体气体脉冲并持续第一脉冲时间以将水(H₂O)引入处理室内；从所述处理室排出所述H₂O；实施第二前体气体脉冲并持续第二脉冲时间以将四氯化铪(HfCl₄)引入所述处理室内，其中，所述第一脉冲时间大于所述第二脉冲时间；以及从所述处理室排出所述HfCl₄。

在上述方法中，所述第一脉冲时间持续在约1000毫秒和约2000毫秒的范围内。

根据本发明的另一方面，还提供了一种形成电阻式随机存取存储器(RRAM)单元的方法，包括：形成底电极；在所述底电极上方形成具有第一厚度的介电数据存储层；在形成所述介电数据存储层之后实施保留烘烤；在所述介电数据存储层上形成覆盖层，其中，所述覆盖层具有第二厚度，所述第二厚度比所述第一厚度厚约2倍至约3倍的范围内；以及在所述覆盖层上方形成顶电极。

在上述方法中，所述介电数据存储层包括使用原子层沉积工艺形成的氧化铪铝(HfAlO)，形成所述介电数据存储层包括：实施分别形成氧化铪(HfO)层的多个第一原子层沉积(ALD)沉积周期；以及实施分别在下面的氧化铪(HfO)层上形成氧化铝(AlO)层的多个第二ALD沉积周 期。

在上述方法中，沉积所述氧化铪(HfO)层，包括：将水(H₂O)前体引入处理室内并持续第一脉冲时间以形成所述H₂O的单层；从所述处理室排出所述H₂O前体；将四氯化铪(HfCl₄)前体引入所述处理室内并持续第二脉冲时间，所述第二脉冲时间比所述第一脉冲时间短两倍以上，其中，所述HfCl₄前体与所述H₂O的单层反应以形成所述氧化铪(HfO)层；以及从所述处理室排出所述HfCl₄前体。

在上述方法中，所述第一脉冲时间持续在约1000毫秒和约2000毫秒的范围内。

在上述方法中，所述介电数据存储层的所述第一厚度在约40埃和约60埃的范围内。

在上述方法中，所述覆盖层的所述第二厚度在约75埃和约150埃的范围内。

在上述方法中，还包括：在下部金属互连层上方沉积底电极层；在所述底电极层上沉积所述介电数据存储层；在所述介电数据存储层上沉积所述覆盖层；在所述覆盖层上沉积顶电极层；选择性地图案化所述顶电极层和所述覆盖层以形成具有第一宽度的所述顶电极；以及选择性地图案化所述介电数据存储层和所述底电极层以形成具有大于所述第一宽度的第二宽度的所述底电极。

在上述方法中，在沉积所述介电数据存储层和沉积所述覆盖层之间的时间，在约150℃和约250℃的范围内的温度下实施所述保留烘烤，并且持续时间在约24小时和约100小时的范围内。

根据本发明的又一方面，还提供了一种电阻式随机存取存储器(RRAM)单元，包括：底电极，设置在下部金属互连层上方；可变电阻的介电数据存储层，具有第一厚度并且位于所述底电极上方；覆盖层，位于所述介电数据存储层上，其中，所述覆盖层具有第二厚度，所述第二厚度比所述第一厚度厚约2倍至约3倍的范围内；顶电极，设置在所述覆盖层上方；以及上部金属互连层，设置在所述顶电极上。

在上述RRAM单元中，所述介电数据存储层的所述第一厚度在约40 埃和约60埃的范围内；并且其中，所述覆盖层的所述第二厚度在约75埃和约150埃的范围内。

在上述RRAM单元中，所述介电数据存储层包括氧化铪铝(HfAlO)。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了使用原子层沉积(ALD)工艺以形成底电极和原位沉积工艺以形成上面的介电数据存储层来形成电阻式随机存取存储器(RRAM)单元的方法的一些实施例的流程图。

图2示出了配置为原位实施第一ALD工艺以形成底电极和第二ALD工艺以形成上面的介电数据存储层的处理工具的一些实施例的框图。

图3A示出了具有通过ALD工艺沉积的底电极和上面的原位介电数据存储层的RRAM单元的一些实施例的截面图。

图3B示出了RRAM单元的底电极和原位介电数据存储层的示例性XPS深度分布的一些实施例的图。

图4示出了使用ALD工艺以形成底电极和原位沉积工艺以形成上面的介电数据存储层来形成RRAM单元的方法的一些额外的实施例的流程图。

图5至图12示出了使用ALD工艺以形成底电极和原位ALD工艺以形成上面的高k介电材料来形成RRAM单元的方法的截面图的一些实施例。

图13示出了具有改进的良率的RRAM单元的一些实施例的截面图。

图14示出了RRAM单元的一些额外的实施例的截面图。

图15示出了形成RRAM单元的方法的一些额外的实施例。

图16示出了用于形成包括氧化铪铝的数据存储层的原子层沉积工艺的一些实施例的示例性时序图。

图17示出了具有多个RRAM单元的集成芯片的已知良好管芯良率的图的一些实施例。

图18示出了具有多个RRAM单元的集成芯片的保留良率(retention yield)的图的一些实施例。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。

电阻式随机存取存储器(RRAM)单元具有底电极，底电极通过介电数据存储层与上面的顶电极分隔开。通常，使用物理汽相沉积(PVD)技术在衬底上方沉积底电极。然后，在底电极上方非原位形成介电数据存储层。然而，应当理解，使用PVD工艺形成的底电极(例如，TiN)清除从高k介电层向着底电极扩散的氧。氧使底电极和介电数据存储层之间的界面退化，使RRAM单元具有可以导致低器件良率(例如，由于在晶圆边缘附近的泄漏电流增加)的高泄漏电流。

因此，本发明涉及形成具有减小的泄漏电流的电阻式随机存取存储器(RRAM)单元的方法和相关装置。在一些实施例中，该方法包括使用形成底电极的至少顶部的原子层沉积(ALD)工艺在下部金属互连层上方形成底电极。当形成底电极的顶部后，在底电极的顶部上原位形成介电数据存储层。然后，在介电数据存储层上方形成顶电极，并且在顶电极上方形 成上部金属互连层。通过使用ALD工艺原位形成底电极的顶部和形成上面的介电数据存储层，改进了底电极和介电数据存储层之间的界面性能，导致泄漏电流降低，改进了泄漏电流分布和RRAM单元的器件良率。

图1示出了使用ALD工艺以形成底电极和原位ALD工艺以形成上面的介电数据存储层来形成具有低泄漏电流的电阻式随机存取存储器(RRAM)单元的方法100的一些实施例。

在步骤102中，使用原子层沉积(ALD)工艺以形成底电极的至少顶部而在下部金属互连层上方形成底电极。ALD工艺可以包括任何类型的原子层沉积工艺，包括但不限于ALD或等离子体增强的ALD(PEALD)。使用ALD工艺以形成底电极的顶部可以抑制底电极内的氧向外扩散，从而提高了底电极和上面的介电数据存储层之间的界面的完整性。

在步骤104中，随着底电极的形成，在底电极的顶部上原位形成具有可变电阻的介电数据存储层。通过框103示出的介电数据存储层和底电极的原位形成防止了氧化物界面层(可以降低RRAM单元的电性能)在底电极层上的形成。在一些实施例中，可以通过ALD工艺形成介电数据存储层。在其他实施例中，可以通过其他沉积技术形成介电数据存储层。

在步骤106中，在介电数据存储层上方形成顶电极。

在步骤108中，在顶电极上方形成上部金属互连层。在一些实施例中，上部金属互连层可以包括形成在顶电极上的上部金属通孔层。在其他实施例中，上部金属互连层还可以包括设置在上部金属通孔层上的上部金属引线层。

图2示出了配置为原位实施ALD工艺以形成底电极和ALD工艺以形成用于RRAM单元的上面的介电数据存储层的处理工具200的一些实施例的框图。

处理工具200包括通过晶圆传送室212连接到第二处理室218的第一处理室202。第一处理室202、第二处理室218和晶圆传送室212连接到一个或多个真空元件224(例如，真空泵)，真空元件224配置为在第一处理室202、第二处理室218和晶圆传送室212内产生低压环境。在一些实施例中，低压环境可以具有例如在约10^-3托和约10^-5托的范围内的压力。

第一处理室202包括配置为保持半导体衬底206的第一晶圆支撑元件204(例如，晶圆静电卡盘)，其中RRAM单元将形成在半导体衬底206上。第一处理室202还包括ALD沉积元件208，ALD沉积元件208配置为通过ALD工艺沉积RRAM单元的底电极的至少顶部。在一些实施例中，ALD沉积元件208可以配置为沉积整个底电极。ALD沉积元件208可以包括配置为向第一处理室202内一次性地引入气相前体(例如，TiCl₄和NH₃或N₂/H₂前体以形成TiN)的气体入口和配置为排出气相前体的排气元件。在每个生长周期期间，气相前体的前体分子与半导体衬底206上的分子反应形成原子层。在一些实施例中，ALD沉积元件208可以包括等离子体增强的ALD元件，等离子体增强的ALD元件进一步包括配置为生成提高第一处理室202内的沉积速率的等离子体的RF等离子体生成元件。

在一些实施例中，第一处理室202可以进一步包括PVD沉积元件210，PVD沉积元件210配置为通过物理汽相沉积(PVD)工艺沉积RRAM单元的底电极的底部。在这样的实施例中，PVD沉积元件210配置为形成底电极的底部，而ALD沉积元件208配置为在底电极的底部上形成底电极的顶部。

晶圆传送室212与第一处理室202连通并且包括晶圆传送元件214(例如，晶圆传送机器人)。晶圆传送元件214配置为将半导体衬底206从第一处理室202移动至第二处理室218。由于晶圆传送室212保持在真空下，晶圆传送元件214能够将半导体衬底206原位传送至第二处理室218(即，不打破低压环境)。

第二处理室218包括配置为保持半导体衬底206的第二晶圆支撑元件220。第二处理室也包括ALD沉积元件222，ALD沉积元件222配置为通过ALD工艺在底电极的部分上沉积介电数据存储层(例如，使用HfCl₄和H₂O前体以形成包括HfO_x的介电数据存储层)

图3A示出了具有通过ALD工艺形成的底电极310的RRAM单元300的截面图。

RRAM单元300包括设置在底部介电层306和下部金属互连层302上的扩散阻挡层308，下部金属互连层302由位于BEOL(后段制程)金属化 堆叠件内的层间介电(ILD)层304围绕。在一些实施例中，下部金属互连层302可以包括设置在扩散阻挡层308和下面的半导体衬底(未示出)之间的多个金属互连层中的一个。底电极310设置在扩散阻挡层308上。扩散阻挡层308配置为防止材料从下部金属互连层302扩散至底电极310。

底电极310具有已通过ALD工艺形成的顶面311。例如，在一些实施例中，可以通过连续的ALD工艺形成底电极310。在其他实施例中，可以通过两阶段沉积工艺形成底电极310，在两阶段沉积工艺中，通过PVD工艺形成底电极的底部310a，而通过ALD工艺形成底电极的顶部310b。在一些实施例中，底电极的底部310a可以比底电极的顶部310b具有更大的厚度。

原位介电数据存储层312(即，利用下面的底电极层310已原位形成的介电数据存储层)设置在底电极310的顶面311上，从而使得该介电数据存储层312与通过ALD工艺形成的底电极310的顶面311直接接触。原位介电数据存储层312包括配置为存储数据状态的可变电阻金属氧化物层。例如，施加到原位介电数据存储层312的电压将诱导形成跨越介电数据存储层312的导电路径(例如，氧空位)，从而减小原位介电数据存储层312的电阻。取决于所施加的电压，原位介电数据存储层312将在高电阻状态和低电阻状态之间经历可逆变化。

因为利用底电极310原位形成介电数据存储层312，原位介电数据存储层312直接邻接底电极310并且在原位介电数据存储层312和底电极310之间没有介入氧化物界面层，而当利用底电极310非原位形成原位介电数据存储层312时将形成氧化物界面层。此外，应当理解，使用ALD工艺以形成底电极310导致底电极310比使用物理汽相沉积(PVD)工艺形成的底电极310具有更低的O₂浓度。

例如，图3B示出了示例性X射线光电子能谱(XPS)深度分布324的图322的一些实施例，示例性X射线光电子能谱(XPS)深度分布324示出了底电极310的氧含量(沿着截面线A-A’)。图322进一步示出了使用PVD工艺形成的底电极的氧含量的XPS深度分布326。

如XPS深度分布324所示，底电极310的氧含量在接近底电极310和 上面的介电数据存储层312之间的界面328的位置之前以相对较小的斜率增加。XPS深度分布324在界面328处达到约2.5％的最大氧含量。XPS深度分布326示出了使用PVD工艺形成的底电极的氧含量以明显较大的斜率增加并且在界面328处达到约10％的最大氧含量。

再次参考图3A，在一些实施例中，覆盖层314可以设置在介电数据存储层312上方。覆盖层314配置为存储氧，这可以促进介电数据存储层312内的电阻变化。在一些实施例中，覆盖层314可以包括氧浓度相对较低的金属或金属氧化物。顶电极316设置在覆盖层314上方，并且上部金属互连层319设置在顶电极316上方。在一些实施例中，上部金属互连层319可以包括包含导电材料(例如，铜、铝等)的上部金属通孔层320和上部金属引线层322。

图4示出了使用ALD工艺以形成底电极和原位ALD工艺以形成上面的介电数据存储层来形成RRAM单元的方法400的一些额外的实施例。

虽然所公开的方法(例如，方法100、400和1500)被示出和描述为一系列的行为或事件，但是应当理解，所示出的这些行为或事件的顺序不应解释为限制意义。例如，一些行为可以以不同的顺序发生和/或与除了本文中示出和/或描述的行为或事件的其他行为或事件同时发生。此外，并非所有示出的行为都是实施本发明的一个或多个方面或本发明的实施例所必须的。此外，可以以一个或多个单独的行为和/或阶段来执行本文中示出的一个或多个行为。

在步骤402中，在下部金属互连层上方形成底部介电层。底部介电层具有暴露出下部金属互连层的开口。

在步骤404中，在一些实施例中，可以在下部金属互连层和底部介电层上方形成扩散阻挡层。扩散阻挡层可以沉积到暴露出下面的金属互连层的底部介电层中的开口内，从而使得扩散阻挡层邻接下面的金属层。

在步骤406中，使用ALD工艺在扩散阻挡层上方形成底电极层。在一些实施例中，在步骤408中，可以使用PVD工艺在扩散阻挡层上沉积第一底电极层来形成底电极层。随后，在步骤410中，可以使用ALD工艺在第一底电极层上形成与第一底电极层直接接触的第二底电极层。

在步骤412中，随着底电极层的形成，在底电极层上方原位形成介电数据存储层。介电数据存储层具有配置为取决于施加至底电极或顶电极的电压而在高电阻状态和低电阻状态之间经历可逆变化的可变电阻。在一些实施例中，介电数据存储层可以包括高k介电层。

在步骤414中，实施保留烘烤。保留烘烤改进了RRAM单元的切换窗口(即，提高了RRAM单元的数据状态之间的差异)。在一些实施例中，在约150℃和约250℃的范围内的升高的温度下实施保留烘烤，并且持续时间在约24小时和约100小时的范围内。

在步骤416中，在一些实施例中，可以在介电数据存储层上方形成覆盖层。

在步骤418中，在覆盖层上方形成顶电极层。

在步骤420中，根据掩蔽层选择性地图案化顶电极层和覆盖层。顶电极层的选择性图案化形成RRAM单元的顶电极。

在步骤422中，在顶电极和覆盖层的相对两侧上形成侧壁间隔件。

在步骤424中，根据掩蔽层和侧壁间隔件选择性地图案化介电数据存储层、底电极层和扩散阻挡层。选择性地图案化底电极层形成RRAM单元的底电极。

在步骤426中，在顶电极上方形成上部金属互连层。在一些实施例中，上部金属互连层可以包括形成在顶电极上的上部金属通孔层和形成在上部金属通孔层上的上部金属引线层。

图5至图13示出了使用ALD工艺以形成底电极和原位ALD工艺以形成上面的介电数据存储层来形成RRAM单元的方法的截面图的一些实施例。虽然结合方法400描述了图5至图13，但是应当理解，在图5至图13中公开的结构不限制于该方法，相反，可以代表独立于方法的单独的结构。

图5示出了对应于步骤402至404的截面图500的一些实施例。

如截面图500所示，在下部金属互连层302上面的位置处形成底部介电层306，其中，下部金属互连层302设置在层间介电(ILD)层304内。底部介电层306包括暴露下部金属互连层302的开口504。扩散阻挡层502可以使用沉积技术(例如，化学汽相沉积、物理汽相沉积等)沉积在开口 504内以及沉积在底部介电层306上方。

在一些实施例中，下部金属互连层302可以包括诸如铜或铝的导电金属。在一些实施例中，ILD层304可以包括氧化物、低k电介质或超低k电介质。在一些实施例中，例如，底部介电层306可以包括碳化硅(SiC)或氮化硅(SiN)。在一些实施例中，扩散阻挡层502可以包括诸如(Al)、锰(Mn)、钴(Co)、钛(Ti)、钽(Ta)、钨(W)、镍(Ni)、锡(Sn)、镁(Mg)等的金属的导电氧化物、氮化物或氮氧化物。

图6A至图6B示出了对应于步骤406的截面图600和604的一些实施例。

图6A示出了截面图600，其中，使用连续的ALD沉积工艺形成底电极层602。底电极层602可以形成在扩散阻挡层502上。在一些实施例中，ALD工艺可以包括等离子体增强的ALD(PEALD)工艺，其使用RF等离子体以实现与传统的ALD工艺相比的更高的沉积速率(即，更高的生产量)和低温下的改进的膜电性能。在各个实施例中，底电极层602可以包括金属氮化物或金属。例如，在一些实施例中，底电极层602可以包括氮化钛(TiN)或氮化钽(TaN)。在其他实施例中，底电极层602可以包括钨(W)或铜(Cu)。

图6B示出了截面图604，其中，使用两阶段沉积工艺形成底电极层602，两阶段沉积工艺使用物理汽相沉积(PVD)工艺沉积第一底电极层602a和使用后续的ALD工艺形成第二底电极层602b。在一些实施例中，第一底电极层602a可以使用PVD工艺形成为具有第一厚度。第二底电极层602b可以随后使用ALD工艺形成在在第一底电极层602a上至第二厚度，第二厚度小于第一厚度。

使用两阶段沉积工艺以形成底电极层602改进了方法400的生产量，同时仍提供了可以向RRAM提供改进的电性能的顶面。这是因为PVD工艺提供了高沉积速率，而ALD工艺提供了抑制底电极层602内的氧向外扩散的顶面。在一些实施例中，第一底电极层602a可以形成为具有在约50埃和约100埃的范围内的第一厚度，而第二底电极层602b可以形成为具有在约15埃和约30埃的范围内的第二厚度。第二厚度足以允许抑制底电极 层602中的氧的向外扩散。

图7示出了对应于步骤412的截面图700的一些实施例。

如截面图700所示，通过底电极层602在底电极层602上方原位(例如，没有从真空取出衬底)形成具有可变电阻的介电数据存储层702。在通过ALD工艺沉积的底电极层602上方形成介电数据存储层702改进了RRAM器件的电性能(例如，降低泄漏电流)。例如，通过ALD工艺沉积的氮化钛(TiN)底电极层具有比通过PVD工艺沉积的TiN底电极层更小的氧浓度梯度。因此，通过ALD工艺沉积的TiN底电极层可以抑制TiN底电极层内的氧的向外扩散，从而在TiN底电极层和介电数据存储层之间的界面处提供了更好的界面完整性。此外，原位形成底电极层602和介电数据存储层702防止了氧化物界面层的形成，而氧化物界面层的形成可以降低RRAM单元的电性能(例如，增加RRAM单元的泄漏电流)。

在一些实施例中，可以通过ALD工艺沉积介电数据存储层702。ALD工艺提供了改进底电极层602和介电数据存储层702之间的界面的良好的阶梯覆盖。在一些实施例中，介电数据存储层702可以包括高k介电材料。例如，在各个实施例中，介电数据存储层702可以包括氧化铪(HfO_X)、氧化锆(ZrO_X)、氧化铝(AlO_X)、氧化镍(NiO_X)、氧化钽(TaOx)或氧化钛(TiOx)。

图8示出了对应于步骤414至416的截面图800的一些实施例。

如截面图800所示，可以在介电数据存储层702上形成覆盖层802。在一些实施例中，覆盖层802可以包括诸如钛(Ti)、铪(Hf)、铂(Pt)、和/或铝(Al)的金属。在其他实施例中，覆盖层802可以包括诸如氧化钛(TiOx)、氧化铪(HfO_X)、氧化锆(ZrO_X)、氧化锗(GeO_X)、氧化铯(CeO_X)的金属氧化物。

在覆盖层802上方形成顶电极层804。可以通过汽相沉积技术(例如，物理汽相沉积、化学汽相沉积等)沉积顶电极层804。在各个实施例中，顶电极层804可以包括金属氮化物或金属。例如，在一些实施例中，顶电极层804可以包括氮化钛(TiN)或氮化钽(TaN)。在其他实施例中，顶电极层804可以包括钨(W)或铜(Cu)。

图9示出了对应于步骤418的截面图900的一些实施例。

如截面图900所示，在顶电极层804上方选择性地形成掩蔽层902。掩蔽层902配置为限定RRAM单元的顶电极。在一些实施例中，掩蔽层902可以包括硬掩模层。例如，掩蔽层902可以包括硬掩模材料，诸如氧化硅(SiO₂)、氮化硅(SiN)、氮氧化硅(SiON)或碳化硅(SiC)。

图10示出了对应于步骤418至420的截面图的一些实施例。

如截面图1000所示，实施第一图案化工艺以图案化顶电极层804和覆盖层802。第一图案化工艺选择性地将未被掩蔽层902覆盖的区域中的顶电极层804和覆盖层802暴露于蚀刻剂1002，从而生成顶电极316和图案化的覆盖层314。顶电极具有第一宽度。然后在顶电极316和图案化的覆盖层314的相对两侧上形成侧壁间隔件1004。在一些实施例中，可以通过将氮化物沉积至介电数据存储层702上并且选择性地蚀刻氮化物以形成侧壁间隔件1004的方式形成侧壁间隔件1004。

图11示出了对应于步骤422的一些实施例的截面图1100。

如截面图1100所示，实施第二图案化工艺以图案化介电数据存储层702、底电极层602和扩散阻挡层308。第二图案化工艺选择性地将未被掩蔽层902或侧壁间隔件1004覆盖的区域中的介电数据存储层702、底电极层602和扩散阻挡层308暴露于蚀刻剂1102，从而生成图案化的介电数据存储层312、底电极310和图案化的扩散阻挡层308。底电极具有大于顶电极的第一宽度的第二宽度(由于底电极层602是通过掩蔽层902和侧壁间隔件1004图案化的)。

图12示出了对应于步骤424的一些实施例的截面图1200。

如截面图1200所示，在顶电极316上方形成上部金属互连层319。在一些实施例中，上部金属互连层319可以包括上部金属通孔层320和上部金属引线层322。在一些实施例中，可以通过在RRAM存储器单元上沉积介电层318来形成上部金属互连层319。然后，实施蚀刻工艺以形成延伸穿过介电层318和硬掩模层1202的开口以暴露顶电极316。随后，以金属(例如，铜、铝等)填充开口以形成上部金属通孔层320和上部金属引线层322。

图13示出了具有改进的良率的RRAM单元1300的一些实施例的截面图。

RRAM单元1300包括设置在底电极310和顶电极316之间的介电数据存储层312。介电数据存储层312可以包括高k介电层(例如，具有大于3.9的介电常数的介电层)。覆盖层314设置在底电极310和顶电极316之间且位于介电数据存储层312上面并且邻接介电数据存储层312的位置处。在一些实施例中，覆盖层314可以包括金属(例如，Ti、Hf、Pt和/或Al)或金属氧化物(例如，TiO_X、HfO_X、ZrO_X、GeO_X和/或CeO_X)。

应当理解，虽然原位形成底电极310和介电数据存储层312可以改进RRAM单元性能，包括RRAM单元的集成芯片的良率取决于介电数据存储层312和覆盖层314之间的厚度比率。因此，在一些实施例中，通过使得覆盖层314具有在介电数据存储层312的厚度t₁的约2倍至3倍的范围内的厚度t₂，可以改进良率。例如，在一些实施例中，介电数据存储层312可以具有在约40埃和约60埃的范围内的厚度t₁，而覆盖层314可以具有在约75埃和约150埃的范围内的厚度t₂。

在各个实施例中，介电数据存储层312可以包括氧化铪铝(HfAlO)、氧化铪钽(HfTaO)、氧化钽铝(TaAlO)、氧化铪硅(HfSiO)和/或氧化钽硅(TaSiO)。通常，在形成包括HfAlO的介电数据存储层312期间，由于在HfAlO层的形成中使用的前体物质，氯(Cl)原子沉积在HfAlO内。氯原子产生可以降低RRAM单元1300的性能的空穴陷阱。已经进一步认识到，减少介电数据存储层312中的氯原子的数量可以进一步改进RRAM单元1300的良率。因此，在一些实施例中，介电数据存储层312可以具有约0.9％的氯杂质含量。

因此，通过调整介电数据存储层312和覆盖层314之间的厚度比率(例如，C/D比率的值在约2至约3之间)和结合使用具有低氯杂质含量的数据存储层，RRAM单元1300提供具有改进的良率的集成芯片(IC)。

图14示出了RRAM单元1400的一些额外的实施例的截面图。

RRAM单元1400包括设置在RRAM堆叠件和介电层318之间的绝缘层1402。绝缘层1402邻接扩散阻挡层308、底电极、介电数据存储层和侧 壁间隔件的侧壁。绝缘层1402可以进一步邻接硬掩模层1202的顶部。绝缘层1402在制造期间保护RRAM堆叠件，从而防止对堆叠件的损坏和改进良率。在一些实施例中，例如，绝缘层1402可以包括碳化硅(SiC)或氮化硅(SiN)。

图15示出了形成RRAM单元的方法1500的一些额外的实施例。方法1500以改进生成的RRAM单元的良率的方式形成数据存储层和覆盖层。

在步骤1502中，形成底电极层。在一些实施例中，可以使用原子层沉积(ALD)工艺在衬底上方形成底电极层。

在步骤1504中，在底电极层上方形成介电数据存储层。在一些实施例中，介电数据存储层可以利用形成的底电极层原位形成。介电数据存储层具有配置为根据施加至底电极或顶电极的电压而在高电阻状态和低电阻状态之间经历可逆变化的可变电阻。

在一些实施例中，介电数据存储层可以包括通过ALD工艺形成的高k介电层。例如，介电数据存储层可以包括使用ALD工艺形成的氧化铪铝(HfAlO)层，ALD工艺在分别形成氧化铪(HfO)层(步骤1506)的多个第一周期和分别形成氧化铝(AlO)层(步骤1508)的多个第二周期之间交替。多个第一周期和多个第二周期的数量将取决于介电数据存储层的厚度。

在步骤1510中，在一些实施例中，可以实施保留烘烤。在一些实施例中，在约150℃和约250℃的范围内的升高的温度下实施保留烘烤，并且持续时间在约24小时和约100小时的范围内。

在步骤1512中，在介电数据存储层上方形成覆盖层。可以通过沉积工艺(例如，CVD、PE-CVD、PVD等)将覆盖层形成为具有在介电数据存储层的厚度的约2倍至约3倍的范围内的厚度。

在步骤1514中，在覆盖层上方形成顶电极层。

在步骤1516中，根据掩蔽层选择性地图案化顶电极层和覆盖层。选择性地图案化顶电极层形成RRAM单元的顶电极。

在步骤1518中，在一些实施例中，可以在顶电极和覆盖层的相对两侧上形成侧壁间隔件。

在步骤1520中，根据掩蔽层和侧壁间隔件选择性地图案化介电数据存储层和底电极层。选择性地图案化底电极层形成RRAM单元的底电极。

在步骤1522中，在图案化的RRAM堆叠件上方形成绝缘层和介电层。在一些实施例中，介电层可以包括层间介电(ILD)层，层间介电(ILD)层包括低k介电材料、超低k介电材料或极低k介电材料。

在步骤1524中，在顶电极上方形成上部金属互连层。在一些实施例中，上部金属互连层可以包括形成在顶电极上的上部金属通孔层和形成在上部金属通孔层上的上部金属引线层。

图16示出了用于形成包括氧化铪铝(HfAlO)的介电数据存储层的原子层沉积(ALD)工艺的一些实施例的示例性时序图1600。ALD工艺使用分别沉积氧化铪(HfO)和氧化铝(AlO)的层的交替的沉积周期c1和c2形成HfAlO。虽然以特定的顺序示出ALD周期，应当理解，在一些实施例中可以反转该顺序(例如，H₂O脉冲可以在HfCl₄脉冲之前实施)。

如时序图1600所示，在第一沉积周期c1期间，可以在时间t₁实施第一前体气体脉冲1602以将水(H₂O)引入处理室内。第一前体气体脉冲1602在衬底上形成H₂O分子的单层。然后在时间t₂-t₃之间从处理室排出H₂O。可以在时间t₃实施第二前体气体脉冲1604以将四氯化铪(HfCl₄)引入处理室内。HfCl₄与H₂O分子的单层反应以在衬底上产生HfO的单层。然后，可以在时间t₄-t₅之间从处理室排出HfCl₄。

在第二沉积周期c2期间，可以在时间t₅实施第三前体气体脉冲1606以将水(H₂O)引入处理室内。第三前体气体脉冲1606在HfO的单层上形成H₂O分子的单层。然后在时间t₆-t₇之间从处理室排出H₂O。可以在时间t₇实施第四前体气体脉冲1608以将三甲基铝(Al₂(CH₃)₆或TMA)引入处理室内。TMA与H₂O分子的单层反应以在HfO的单层上产生AlO的单层。然后，可以在时间t₈-t₉之间从处理室排出TMA。

可以迭代重复第一和第二沉积周期c1和c2，以控制HfAlO层的厚度。这是因为每个沉积周期c1和/或c2将形成材料的原子层。因此，实施的ALD沉积周期越多，HfAlO数据存储层的厚度越大。

通常情况下，在形成HfO的单层期间，由于HfCl₄前体内的氯，氯(Cl) 原子沉积在HfO的单层内。氯原子在HfO的单层中产生可以降低RRAM单元的性能的空穴陷阱。应当理解，通过增加H₂O脉冲时间pt₁可以降低HfO中的氯杂质。因此，通过增加相对于HfCl₄的脉冲时间pt₂的H₂O的脉冲时间pt₁，形成具有减少的氯杂质的HfO的单层。例如，第一脉冲时间pt₁可以比第二脉冲时间pt₂长2倍以上。增加H₂O脉冲时间pt₁进一步增加O(-OH)含量。增加的OH含量提高了器件开关和性能均匀性。在一些实施例中，在第一沉积周期c1期间的H₂O脉冲时间pt₁可以具有在约1000毫秒(ms)和约2000ms的范围内的持续时间并且在第二沉积周期c2期间的H₂O脉冲时间pt₁’可以具有在约500ms和约1500ms的范围内的持续时间。

图17示出了具有多个RRAM单元的集成芯片的已知良好管芯(KGD)良率的图1700的一些实施例。图1700示出了沿着x轴的覆盖层厚度与介电数据存储层厚度的比率(C/D比率)和y轴上的KGD良率(即，未封装的IC管芯的良率)。

如图1700所示，在第一区域1702中，随着覆盖层的厚度增加，覆盖层厚度与介电数据存储层厚度的比率(C/D比率)也增加。C/D比率的增加将RRAM单元的KGD良率提高至第一值V₁。

在第二区域1704中，覆盖层和介电数据存储层的厚度保持恒定，但是用于形成介电数据存储层的ALD工艺内的H₂O脉冲时间增加。H₂O脉冲时间的增加减少了所产生的介电数据存储层中的氯杂质含量和增加了氢分子含量，从而将RRAM单元的KGD良率提高至第二值V₂。

在第三区域1706中，进一步增加覆盖层的厚度。覆盖层的厚度的增加增大了C/D比率。然而，在第三区域内，覆盖层的厚度的增大对应于RRAM单元的KGD良率达到第三值V₃的相对较小的提高。

在第四区域1708中，介电数据存储层的厚度增加。增加介电数据存储层的厚度(同时增加覆盖层的厚度)降低了C/D比率。然而，通过增加介电数据存储层的厚度，KGD良率可以进一步增加至第四值V₄。

因此，如图1700所示，通过调整覆盖层和介电数据存储层的厚度的比率(例如，介于2和3之间)结合使用具有高氢分子含量和低氯杂质含量 的介电数据存储层，具有RRAM单元的集成芯片的良率可以增加约1.2倍和约1.5倍之间(即，1.5≥V₄/V₁≥1.2)。

图18示出了具有多个RRAM单元的集成芯片的保留良率的图1800的一些实施例。图1800示出了沿着x轴的覆盖层厚度与介电数据存储层厚度的比率(C/D比率)和y轴上的保留良率(即，保留烘烤之后的IC良率)。

如图1800所示，在第一区域1802中，随着覆盖层的厚度增加，覆盖层厚度与介电数据存储层厚度的比率(C/D比率)也增加。C/D比率的增加将RRAM单元的良率提高至第一值V₁’。

在第二区域1804中，覆盖层和介电数据存储层的厚度保持恒定，但是用于形成介电数据存储层的ALD工艺内的H₂O脉冲时间增加。H₂O脉冲时间的增加减少了所产生的介电数据存储层中的氯杂质含量和增加了氢分子含量，从而将RRAM单元的良率提高至第二值V₂’。

在第三区域1806中，进一步增加覆盖层的厚度。覆盖层的厚度的增加增大了C/D比率。然而，在第三区域内，覆盖层的厚度的增大对应于RRAM单元的良率达到第三值V₃’的相对较小的降低。

在第四区域1808中，介电数据存储层的厚度增加。增加介电数据存储层的厚度(同时增加覆盖层的厚度)降低了C/D比率。然而，通过增加介电数据存储层的厚度，良率可以进一步增加至第四值V₄’。

因此，如图1800所示，通过调整覆盖层和介电数据存储层的厚度的比率(例如，介于2和3之间)，结合使用具有高氢分子含量和低氯杂质含量的介电数据存储层，具有RRAM单元的集成芯片的良率可以增加约2.5倍和约3倍之间(即，3≥V₄’/V₁’≥2)。

因此，本发明涉及一种形成具有改进的良率的电阻式随机存取存储器(RRAM)单元的方法和相关的装置。

在一些实施例中，本发明涉及一种形成电阻式随机存取存储器(RRAM)单元的方法。通过在下部金属互连层上方形成底电极来实施该方法。在底电极上形成具有第一厚度的可变电阻的介电数据存储层，和在介电数据存储层上形成覆盖层。覆盖层具有第二厚度，第二厚度比第一厚度厚约2倍至约3倍的范围内。在覆盖层上方形成顶电极，和在顶电极上 方形成上部金属互连层。

在其他实施例中，本发明涉及一种形成电阻式随机存取存储器(RRAM)单元的方法。该方法包括形成底电极，和在底电极上方形成具有第一厚度的介电数据存储层。该方法还包括在形成介电数据存储层之后实施保留烘烤。该方法还包括在介电数据存储层上形成覆盖层，其中，覆盖层具有第二厚度，第二厚度比第一厚度厚约2倍至约3倍的范围内。该方法还包括在覆盖层上方形成顶电极。

在另一些其他实施例中，本发明涉及一种电阻式随机存取存储器(RRAM)单元。该RRAM单元具有设置在下部金属互连层上方的底电极，和位于底电极上方的具有第一厚度的可变电阻的介电数据存储层。该RRAM单元还包括位于介电数据存储层上的覆盖层。覆盖层具有第二厚度，第二厚度比第一厚度厚约2倍至约3倍的范围内。RRAM单元还包括设置在覆盖层上方的顶电极和设置在顶电极上的上部金属互连层。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。