一种鳍及半导体器件的制造方法与流程

本发明涉及半导体器件及制造领域，特别涉及一种鳍及半导体器件的制造方法。

背景技术：

随着半导体器件的高度集成，MOSFET沟道长度不断缩短，一系列在MOSFET长沟道模型中可以忽略的效应变得愈发显著，甚至成为影响器件性能的主导因素，这种现象统称为短沟道效应。短沟道效应会恶化器件的电学性能，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。

全耗尽(Fully-Depleted)非平面器件，如FinFET(鳍型场效应晶体管)，是20纳米及以下技术代的理想选择。由于FinFET可以实现对极短沟道中的短沟道效应的有效控制，显著减少沟道中的严重漏电现象，降低期间S因子，减少器件工作电压，实现低压低耗运作。同时，FinFET的导电沟道能够提供更高的导电电流，显著增加器件和电路性能。

在FinFET的制造工艺中，通常通过刻蚀衬底来形成鳍，然而，受到光刻技术的限制，很难在FinFET工艺中形成集成度高的鳍，难以进一步提高器件的集成度。

技术实现要素：

有鉴于此，本发明的目的在于提供一种鳍及半导体器件的制造方法，提高鳍的集成度。

为实现上述目的，本发明有如下技术方案：

一种鳍的制造方法，包括：

提供衬底；

在衬底上形成初始图案层，该初始图案层为半导体材料，并进行氧化工艺，以在初始图案层的侧壁上形成初始氧化层，形成有初始氧化层的初始图案层为第一结构；

形成第n+1结构，包括：在第n结构的侧壁上形成第n侧墙，第n侧墙为半导体材料，并进行氧化工艺，在第n侧墙的侧壁上形成第n氧化层，形成有第n氧化层的第n侧墙为第n+1结构，n从1至N，N≥1且为正整数；

去除初始图案层，以及初始氧化层和第一氧化层至第n氧化层；

将第一侧墙至第n侧墙的图案转移到衬底中，以形成鳍。

可选的，在形成初始图案层之前，还包括：在衬底上沉积第一硬掩膜层；

将第一侧墙至第n侧墙的图案转移到衬底中，以形成鳍的步骤包括：

以第一侧墙至第n侧墙为掩蔽进行刻蚀，形成图案化的第一硬掩膜层；

去除第一侧墙至第n侧墙；

以第一硬掩膜层为掩蔽进行衬底的刻蚀，以形成鳍；

去除第一侧墙至第n侧墙。

可选的，所述初始图案层和第一侧墙具有相同的半导体材料。

可选的，所述半导体材料为多晶硅或非晶硅。

可选的，进行氧化工艺之前，第n侧墙的厚度范围为10～100nm。

可选的，第n氧化层的厚度范围为5～50nm。

此外，本发明还提供了一种半导体器件的制造方法，采用上述任一方法形成的鳍来形成鳍式场效应晶体管器件。

本发明实施例提供的鳍及半导体器件的制造方法，形成半导体材料的初始图案层并进行氧化之后，多次在侧壁上形成半导体材料的侧墙，并进行氧化工艺，之后，去除初始图案层和氧化层之后，剩余的侧墙为掩膜，进行鳍的转移，这样，通过氧化工艺形成的侧墙掩膜具有平滑的侧壁形貌，通过该侧墙图案进行鳍的转移，获得的鳍具有更好的形貌，同时，通过侧墙的厚度易于控制鳍的尺寸，通过氧化工艺易于控制鳍之间的间距，从而，便于形成高密度的鳍的掩膜，进而提高鳍的集成度。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出了根据本发明实施例鳍的制造方法流程图；

图2-图14示出了根据本发明实施例的制造方法形成鳍的各个过程中的剖面结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

正如背景技术的描述，为了提高鳍的密度，进而提高器件的集成度，本发明提出了一种鳍的制造方法，参考图1所示，该方法包括：

提供衬底；

在衬底上形成初始图案层，该初始图案层为半导体材料，并进行氧化工艺，以在初始图案层的表面形成初始氧化层，形成有初始氧化层的初始图案层为第一结构；

形成第n+1结构，包括：在第n结构的侧壁上形成第n侧墙，第n侧墙为半导体材料，并进行氧化工艺，在第n侧墙的表面上形成第n氧化层，形成有第n氧化层的第n侧墙为第n+1结构，n从1至N，N≥1且为正整数；

去除初始图案层，以及初始氧化层和第n氧化层；

将第n侧墙的图案转移到衬底中，以形成鳍。

在本发明的方法中，初始图案层为半导体材料，通过氧化之后，在初始图案层的侧壁上形成氧化层，进而，在初始图案层的侧壁形成半导体材料的侧墙，并进行氧化，在半导体材料的侧墙侧壁上形成了氧化层，重复多次形成半导体材料的侧墙和进行氧化的步骤，而后，去除初始图案层和所有的氧化层，剩余的侧墙作为形成鳍的图案，通过侧墙工艺可以形成尺寸较小图案，同时，氧化工艺之后，可以使得侧墙形貌更加平滑，同时，通过可以通过氧化层的厚度控制鳍之间的间距，从而，便于形成高密度且形貌平滑的鳍的掩膜，进而提高鳍的集成度，同时，形成高质量的鳍。该制造方法可以利用现有的CMOS器件的制造工艺来完成小尺寸、高集成度的鳍的制造，无需受到光刻技术的限制，工艺简单且可行性高。

为了更好的理解本发明的技术方案和技术效果，以下将结合具体的流程示意图图1对具体的实施例进行详细的描述。

首先，在步骤S01，提供衬底100，参考图2所示。

在本发明实施例中，所述衬底为半导体衬底，可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。在本实施例中，所述衬底为体硅衬底。

接着，在步骤S02，在衬底100上形成初始图案层110，该初始图案层110为半导体材料，并进行氧化工艺，在初始图案层110形成初始氧化层114，形成有初始氧化层447的初始图案层110为第一结构，参考图4所示。

在本实施例中，在进行第一结构的加工工艺之前，先在衬底100上形成第一硬掩膜层，该第一硬掩膜层用于将后续形成的鳍的图案的转移，同时将衬底表面覆盖，以对衬底进行保护。该第一硬掩膜层可以为单层或叠层结构，可以根据与后续材料之间的刻蚀选择性来选择合适的材料形成该第一硬掩膜层，例如可以为氧化硅、氮化硅、氮氧化硅或他们的叠层，本实施例中，参考图2所示，所述第一硬掩膜层为垫氧层102和氮化硅层104的叠层，垫氧层102可以减小氮化硅与硅衬底之间应力作用。

而后，形成第一结构。具体的，首先，沉积初始图案材料106，该初始材料层上还可以进一步形成盖层108，如图2所示，所述初始图案材料106为半导体材料，初始图案材料例如可以为多晶硅、非晶硅或其他合适的半导体材料，本实施例中，初始图案材料为多晶硅，所述盖层可以为氮化硅或氮氧化硅或他们的叠层，用于保护初始图案，本实施例中，所述盖层108为氮化硅。

而后，在所述盖层上旋涂光敏刻蚀剂，并将盖层108和初始图案材料106图案化，从而形成初始图案层110，初始图案层上覆盖有盖层112，而后，去除光敏刻蚀剂，如图3所示，所述初始图案层110的宽度范围可以为60～500nm，该初始图案层110基本确定了每组鳍之间的间距。

接着，进行氧化工艺，可以为干氧或湿氧工艺，本实施例中，可以采用热氧化工艺，这样，在初始图案层110暴露的侧壁上形成了初始氧化层114，经过氧化工艺之后，初始图案层110的侧壁更加平滑，利于后续形成形貌平滑的鳍的图案，可以通过控制氧化工艺的时间来形成所需厚度的氧化层。为了便于描述，形成初始氧化层114之后的初始图案层110记做第一结构。

而后，在步骤S03，形成第n+1结构，包括：在第n结构的侧壁上形成第n侧墙116、120、124，第n侧墙116、120、124为半导体材料，并进行氧化工艺，在第n侧墙116、120、124的侧壁上形成第n氧化层118、122、126，形成有第n氧化层的第n侧墙为第n+1结构，n从1至N，N≥1且为正整数，参考图5-图8所示。

在该步骤中形成多次的侧墙结构，可以根据器件的需要确定形成的侧墙结构的次数，在本实施例中，以形成3次侧墙结构为例进行说明，也即N为3。可以理解的是，此处N的次数仅为示例，本发明对此并不做限定，可以根据具体的需要确定形成侧墙结构的次数。

首先，进行第二结构的形成，具体的，首先，在第一结构的侧壁上形成第一侧墙116，第一侧墙116为半导体材料，第一侧墙116的半导体材料可以选择与初始图案层相同的半导体材料或不同的半导体材料，本实施例中，第一侧墙116选择与初始图案层相同的半导体材料，都为多晶硅材料，可以通过沉积第一侧墙材料，沉积的第一侧墙材料的厚度可以为10～100nm，而后通过RIE(反应离子刻蚀)，从而，在第一结构的侧壁上形成第一侧墙116，如图5所示。接着，进行氧化工艺，可以为干氧或湿氧工艺，本实施例中，可以采用热氧化工艺，进行热氧化之后，在第一侧墙116暴露的侧壁以及上表面上都形成了第一氧化层118，如图6所示，第一氧化层118的厚度可以通过控制热氧化工艺的时间来调节，第一氧化层118的厚度可以为5～50nm，这样，就形成了侧壁上形成有第一氧化层118的第一侧墙116，具有第一氧化层118的第一侧墙116记做第二结构。

接着，进行第三结构的形成，同第二结构的形成工艺，首先，在第二结构的侧壁上形成第二侧墙120，第二侧墙120为半导体材料，第二侧墙120的半导体材料可以选择与第一侧墙相同的半导体材料，本实施例中，都为多晶硅材料，可以通过沉积第二侧墙材料，沉积的第二侧墙材料的厚度与第一侧墙厚度相同，而后通过RIE(反应离子刻蚀)，从而，在第二结构的侧壁上形成第二侧墙120，如图7所示。接着，进行氧化工艺，可以为干氧或湿氧工艺，本实施例中，可以采用热氧化工艺，进行热氧化之后，在第二侧墙120暴露的侧壁以及上表面上都形成了第二氧化层122，如图8所示，第二氧化层122的厚度可以通过控制热氧化工艺的时间来调节，第二氧化层122的厚度与第一氧化层厚度相同，这样，就形成了侧壁上形成有第二氧化层122的第二侧墙120，具有第二氧化层122的第二侧墙120记做第三结构。

接着，进行第四结构的形成，同第三结构的形成工艺，首先，在第三结构的侧壁上形成第三侧墙122，具体方法可以与形成第二侧墙的方法相同，而后，进行氧化工艺，形成第三氧化层126，如图8所示，具体方法可以与形成第二氧化层的方法相同，这样，就形成了侧壁上形成有第三氧化层126的第三侧墙122，具有第三氧化层126的第三侧墙122记做第四结构。

在本实施例中，初始图案层以及第一侧墙至第三侧墙都采用了相同的半导体材料，这样便于工艺的选择和控制，当然，可以理解的是，他们也可以采用不同的半导体材料。

在该步骤中，形成了半导体材料的侧墙，进而进行氧化，在半导体材料的侧墙的侧壁上形成氧化层，侧墙下掩盖的区域为要形成鳍的区域，这样，氧化后，侧墙的厚度基本确定了鳍的尺寸，氧化层的厚度基本确定了鳍之间的间距，通过这种工艺，一方面便于控制鳍的尺寸以及鳍之间的间距，无需受到光刻技术的限制，采用传统的工艺就可以实现高集成度的鳍，另一方面，氧化工艺后，使得侧墙的表面更加平滑，作为鳍的图案，有利于形成形貌更好的鳍。

接着，在步骤S04，去除初始图案层110，以及初始氧化层114和第一氧化层118至第n氧化层126，参考图11所示。

具体的，首先，可以利用TMAH湿法腐蚀选择性的去除初始图案层110上的盖层112，如图9所示。接着，可以利用干法或湿法腐蚀选择性去除初始图案层110，如图10所示。而后，将所有的氧化层114、118、122、126，即初始氧化层114、第一氧化层118、第二氧化层122和第三氧化层126，选择性去除，仅保留第一侧墙116、第二侧墙120和第三侧墙124，这些侧墙将作为形成鳍的图案。

而后，在步骤S04，将第一侧墙116至第n侧墙124的图案转移到衬底100中，以形成鳍130，参考图14所示。

可以采用合适的工艺将第一侧墙116至第n侧墙124的图案转移到衬底100中，本实施例中，首先，以第一侧墙116至第n侧墙124为掩蔽进行刻蚀，形成图案化的第一硬掩膜层104、102，将侧墙的图案转移到第一硬掩膜层中，如图12所示。接着，去除第一侧墙116至第n侧墙124，如图13所示，并以第一硬掩膜层104、102为掩蔽，进行衬底100的刻蚀，从而形成鳍130，最后，将第一硬掩膜层104、102去除，如图14所示。

至此，在衬底中形成了本发明实施例的鳍的结构。而后可以在该鳍上继续形成半导体器件，即鳍式场效应晶体管器件，可以采用前栅工艺或后栅工艺，形成鳍之间的隔离、栅极、源漏及接触等，从而，形成鳍式场效应晶体管。

以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。